Tag: 良率

勁爆消息，8月份某上游B將清理一批有超高不良率的顯示器23.8寸無邊框的OC玻璃，而且數量巨大，大概有14萬片。 關於此批巨量23.8寸的OC來源有兩種說法，一種是外銷退單，還有一種是收購了X屏廠後，清理該屏廠的不良庫存。而此批OC據說8月份將正式對外出貨。 再此銷售的OC名單中顯示，全部是A1LC238LF開頭的序列號，等級標準有T規，Q規，F0規，A-規等，整體數量約在14萬片左右，而對於此批OC內部明確說明該批名單中的所有OC，都屬於ESD風險批次，進行性不良率30%左右，銷售後不負責售後。 雖然此批次OC質量非常差，但是不排除依然有商家會賭一把，畢竟出貨價格超級低，甚至大幅低於目前翻新屏進貨價。 友情提示： 後續如出現使用X屏廠的A1LC238LF開頭的OC的23.8寸顯示器整機，價格過於悠人，需要提防是否使用了該批次OC，以防出現最終客戶超高返修率甚至索賠。 來源：快科技

半導體晶片的製造絕非易事，即便是三星和英特爾這種業內大佬級公司，想要在矽製造中百尺竿頭更進一步也是十分艱辛。媒體消息稱，三星在5納米節點上再次陷入困境。 之前有報導稱，三星正在努力爭取其5納米節點的良率，但是近日我們得知，目前三星5納米的良率尚低於50%，這意味著，在單個矽晶片上製造的100個晶片中，只有一半是好用的，效率堪憂。 通常情況下，一個節點要進入大批量製造（HVM），良率需要在95%左右。如果達不到這個水平，那麼該節點的製造效率是十分有限的，同時利潤也不高。位於華城市的製造三星5nm的V1生產線正在使用EUV工具製造新節點，雖然良率目前低於50%，但隨著三星工程師對節點和運行該設施的工具進行調節，相信這種情況會逐漸改善。 來源：遊民星空

五月初，IBM宣布2nm工藝製程取得重大技術突破引發一番熱議，提醒業界5nm處理器已經大規模市場化，晶片巨頭們也已進入下一輪製程競賽：三星披露其即將推出的3nm工藝將基於下一代電晶體類型全柵極（GAA）FET，台積電也計劃將FinFET擴展到3nm，然後到2024年左右遷移到2nm的納米片FET。 一直以來，晶片巨頭都將先進位程作為競爭的目標，一方面是將摩爾定律奉為圭臬，力爭做到功耗、性能和面積（PPA）的平衡，另一方面隨著節點命名規則的混淆，先進位程逐漸演變為廠商的營銷策略。但更先進的製程長期以來代表著技術的領先性，以及更高的性能和更低的功耗，因此格外受到外界關注。 事實上，先進位程對晶片巨頭而言固然重要，但並非唯一重要的評判標準，正如IBM 2nm距離真正量產還需大約兩年時間，與先進位程的研發同等重要的，還有晶片良率。 1%的良率意味1.5億美元淨利潤，晶片順利量產的必經之路 一般而言，新節點誕生的完整過程，需要經過前期研發和後期工廠驗證，在風險試產的過程中逐漸提升良率，達到一定標準後才能正式量產，進入市場。  「通常而言良率要達到85%以上才能順利量產，低良率不僅意味著虧損，也代表劣質低效，即便是最終被應用了，也可能出現異常，會給使用者帶來不好的體驗，所以良率是一個非常嚴肅的問題。」聚焦晶圓製造良率問題的中國企業眾壹雲的創始人之一、戰略咨詢專家李海俊告訴雷鋒網。 不過，85%的良率並不是一個標準的參考線。半導體行業資深人士陳一（化名）向雷鋒表示，工廠一般有大致達標的良率供參考，對於一定達到什麼數值才能算真正進入量產，每個公司認定標準不同，除了良率，還要看良率的一致性。 專注幫助晶片設計公司以及晶圓製造廠改善良率的普迪飛半導體公司資深技術總監王健也向雷鋒網(公眾號：雷鋒網)表示，不同的公司、不同的產品與設計不盡相同，沒有放之四海而皆準的統一標準。「一般而言，手機等消費級產品量大，良率更高，汽車、航空等晶片產品其類製造流程中會做一些特定的改進，復雜的製造流程加上更加嚴格的指標和要求，導致其最終良率會比消費類低，售價也相應高一些。」王健補充到。 需要注意的是，雖然較低的晶片良率有可能會影響到最終的成品情況，但晶片良率與產品合格率有所區別。「晶片製造過程中會引入各種各樣的不確定因素，流程缺陷、環境中的顆粒物、工藝的波動，最終生產出來的產品會有一些不確定性，最終的產品不滿足這些指標就沒辦法正常交付，正常產品的占比就是良率。」王健說。 陳一對產品合格率加以解釋，「我所理解的產品合格率，是一個質量概念，即賣出去的良品失效的比例，這是對封裝工廠的重要考核指標，主要取決於工廠的技術和管理水平。」 也就是說，如果按晶片製造流程來分，晶片設計和製造決定良率，封裝測試決定產品最終的合格率。雷鋒網了解到，晶片總良率是wafer良率、Die良率和封測良率的總乘積，影響晶片良率的因素復雜多樣，一般而言設計越復雜、工藝步驟越多、製程偏移率越大，晶片良率越低，此外，環境污染也會對良率造成一定的影響。 對於晶片企業來說，晶片良率直接反應了所投放的晶片里可出售比例，因此也直接影響晶片製造成本。「從評估整個成本的角度來講，良率是一個非常重要的指標，直接來說，良率直接影響到最終的實際成本，良率越高，最終實際分攤到每一顆正常晶片上的成本就越低。」王健說。 良率對晶片成本的影響，圖片源自伯克利大學論文 此前半導體材料廠商Entegris（應特格）執行副總裁及營運長Todd Edlund曾在接受媒體采訪時表示，對於3D NAND晶圓廠而言，1%的良率提高可能意味著每年1.1億美元的淨利潤；而對於尖端的邏輯晶圓廠而言，1%的良率提升意味著1.5億美元的淨利潤。 比研發先進位程更實際有效，摩爾定律的另一種延續 之所以說提升晶片良率與製程開發同等重要，除了提升良率是晶片從實驗室階段到量產的必經之路以及晶片良率與整體成本密切相關之外，從經濟角度上講，提升晶片良率可以視為摩爾定律的另一種延續。 摩爾定律最早由英特爾創始人之一戈登摩爾在1965年提出，集成電路上可容納的電晶體的數目每隔兩年便會增加一倍。之後在眾多專業人士的集思廣益下得以延伸，兩年縮短為18個月，電晶體數目的增加一倍也意味著微處理器性能提升一倍或價格下降一半。雖然一直以來被業界奉為圭臬，但追根到底，摩爾定律並非自然科學定律，而是摩爾的經驗之談，是集成電路領域的經濟定律。 「摩爾定律具有高度抽象性，包含一些經濟成本方面的考慮，整個業界不同的階段也都會去做一些成本的核算和控制，每個細分環節和領域都會有類似的評估以及一些指導性工作。」王健說。 正在推動摩爾定律向前發展的，實際上是用更低的成本做出更好的產品。摩爾定律發展至今，無論是技術上還是資本上都已經舉步維艱，IBS的數據顯示，開發3nm晶片設計成本高達5.9億美元，5nm器件的成本達4.16億美元。因此衍生出超越摩爾定律（More than Moore），不再只局限於電晶體微縮，更優化的電路設計、系統算法以及異構集成都被納入其中。按照這一邏輯，在非最先進位程上進一步提升晶片良率也可以被視為摩爾定律的延伸。 2005年，ITRS首次引入「More than Moore」（MtM）和「More Moore」（MM），圖片源自IEEEE IRDS社區 王健告訴雷鋒網，傳統上業界習慣用PPA的方式去評估晶片設計上做出的一些決定，但大概在近20年左右的時間里，大家開始發現PPA無法非常全面地衡量晶片設計上一些決定以及最終對產品的影響，隨之加入了一些其他標準，包括成本（C）、產品導入市場的時間（T），以及產品的可靠性（R），這些標準與良率直接相關。 值得注意的是，將其視為摩爾定律延伸的前提是：晶片良率多少並不直接決定晶圓廠是否進入到下一代工藝的研發。「新工藝的開發不是建立在前一工藝良率穩定的基礎上，研發團隊一直在挑戰製程極限，」陳一說到。這也就是為什麼晶片大廠在公布技術路線圖時，往往出現同時研發多個工藝節點的情況。 如果進一步比較提升晶片良率與研發下一代製程哪一種路徑性價比更高，李海俊認為前者更加實際有效，「除了手機電腦晶片，大部分智能應用場景所需的晶片可能連28nm的工藝都用不到，從性價比看根本不需要5nm以下的晶片，也就不需要花費動輒上億美金開發先進位程，還有可能花了很多錢之後，做出來的機率依然很低，這是一個聽起來讓人絕望的怪路徑，所以提高晶片良率更為實際有效，目前大部分學者也贊同這一方向，認為其符合內循環的政策引導。」 既然研發先進位程從經濟上講怪路徑，為何晶片巨頭們還在咬牙堅持，李海俊進一步解釋，「站在產業鏈發展和國家利益來說，先進位程研發的步伐一刻不能停，半導體是贏家通吃的局面，落後只有死路一條。這事關市場和地位爭奪、國家安全和民生安全，雖然是充滿挑戰的怪路徑，但催人振奮。」 一場晶片廠商終身的自我較量 如果將先進位程的研發視為晶片巨頭們之間的競爭，那麼提高晶片良率則可以視為晶片廠商的自我競賽，一方面是因為良率作為晶片廠商的最高機密數據十分敏感，不會像公布工藝節點那樣公布自家真實良率情況，另一方面是影響良率的因素眾多，很難有一個准確的數值與競爭對手進行比較，而晶片廠商始終致力於能夠在短時間內就向客戶交付安全正常的晶片，提升良率需要爭分奪秒。 「對晶片設計公司而言，如何更加高效地提升產品良率，如何把經驗傳承到下一代產品設計中去是需要思考的問題，對於晶片製造公司而言，如何更快地完成工藝研發使得能夠更早地引入客戶，以及如何幫助客戶更快地提升良率是需要思考的問題，」王健告訴雷鋒網。 隨著半導體行業逐漸發生變化，尤其是從IDM向Fabless、Foundry等經營模式延伸，業界提升晶片良率所面臨的難題及措施都在相應地發生改變。 「晶片的良率取決於兩個因素，一是產品對工藝的需求和工藝能夠滿足兩者之間的匹配度，而是產品工程師和產線工藝工程師的溝通是否到位。」陳一說到。 也就是說，作為晶片公司的自我較量，晶片良率需要晶片設計公司和晶片製造公司的緊密配合和有效溝通才能得以最終保障。這一溝通與配合在IDM時代實現更容易，在Fabless、Foundry盛行的今天卻面臨一些難題。 「很重要的一個問題是隨著整個工藝集成越來越復雜之後，最終產品良率會受到設計和工藝的交互影響，如果單純從製造端的角度或方式來分析良率，很難完全分析整個良率當前所遇到的問題根源。」王健表示。 尤其是在工藝研發階段，晶片公司無法窮盡所有版圖圖形組合做完整的評估，而在設計公司提交的設計中，某些特定的圖形組合將觸發特定的問題，這需要用借用第三方大數據平台分析。 也正因如此，在半導體產業近10年至20年的發展過程中，逐漸誕生了類似普迪飛、眾壹雲等幫助晶片設計公司和晶片製造公司更加高效合作以提升晶片良率的公司，作為產業鏈中一個新環節出現，為半導體公司提供大數據分析平台，或提供面向缺陷和良率管理的套件組合。 在幫助晶片廠商改善良率的過程中，這一「新環節」上的公司前期主要關注整個良率的評估，將良率水平的差距分解到具體的工藝或設計上，同設計廠或製造廠共同合作在短時間內改善良率，當良率達到理想水平後，便將注意力更多地放在維持量產監控以及預防上。 提升良率，作為晶片廠商的一場自我較量，雖然很難以具體的數值占比來評估其重要性，但它貫穿產業鏈的上下游，貫穿一顆晶片的生命周期，業界普遍將其視為晶片製造的終極挑戰，是晶片廠商自始至終都需要面臨的問題。 「晶片良率問題，直接對應的是工藝、設備、材料的問題，在這之後是管理的問題、商業模式的問題，人才的問題、開放式創新的問題。」李海俊說到。 來源：快科技

五月初，IBM宣布2nm工藝製程取得重大技術突破引發一番熱議，提醒業界5nm處理器已經大規模市場化，晶片巨頭們也已進入下一輪製程競賽：三星披露其即將推出的3nm工藝將基於下一代電晶體類型全柵極（GAA）FET，台積電也計劃將FinFET擴展到3nm，然後到2024年左右遷移到2nm的納米片FET。 一直以來，晶片巨頭都將先進位程作為競爭的目標，一方面是將摩爾定律奉為圭臬，力爭做到功耗、性能和面積（PPA）的平衡，另一方面隨著節點命名規則的混淆，先進位程逐漸演變為廠商的營銷策略。但更先進的製程長期以來代表著技術的領先性，以及更高的性能和更低的功耗，因此格外受到外界關注。 事實上，先進位程對晶片巨頭而言固然重要，但並非唯一重要的評判標準，正如IBM 2nm距離真正量產還需大約兩年時間，與先進位程的研發同等重要的，還有晶片良率。 1%的良率意味1.5億美元淨利潤，晶片順利量產的必經之路 一般而言，新節點誕生的完整過程，需要經過前期研發和後期工廠驗證，在風險試產的過程中逐漸提升良率，達到一定標準後才能正式量產，進入市場。 「通常而言良率要達到85%以上才能順利量產，低良率不僅意味著虧損，也代表劣質低效，即便是最終被應用了，也可能出現異常，會給使用者帶來不好的體驗，所以良率是一個非常嚴肅的問題。」聚焦晶圓製造良率問題的中國企業眾壹雲的創始人之一、戰略咨詢專家李海俊告訴雷鋒網。 不過，85%的良率並不是一個標準的參考線。半導體行業資深人士陳一（化名）向雷鋒表示，工廠一般有大致達標的良率供參考，對於一定達到什麼數值才能算真正進入量產，每個公司認定標準不同，除了良率，還要看良率的一致性。 專注幫助晶片設計公司以及晶圓製造廠改善良率的普迪飛半導體公司資深技術總監王健也向雷鋒網表示，不同的公司、不同的產品與設計不盡相同，沒有放之四海而皆準的統一標準。「一般而言，手機等消費級產品量大，良率更高，汽車、航空等晶片產品其類製造流程中會做一些特定的改進，復雜的製造流程加上更加嚴格的指標和要求，導致其最終良率會比消費類低，售價也相應高一些。」王健補充到。 需要注意的是，雖然較低的晶片良率有可能會影響到最終的成品情況，但晶片良率與產品合格率有所區別。「晶片製造過程中會引入各種各樣的不確定因素，流程缺陷、環境中的顆粒物、工藝的波動，最終生產出來的產品會有一些不確定性，最終的產品不滿足這些指標就沒辦法正常交付，正常產品的占比就是良率。」王健說。 陳一對產品合格率加以解釋，「我所理解的產品合格率，是一個質量概念，即賣出去的良品失效的比例，這是對封裝工廠的重要考核指標，主要取決於工廠的技術和管理水平。」 也就是說，如果按晶片製造流程來分，晶片設計和製造決定良率，封裝測試決定產品最終的合格率。雷鋒網了解到，晶片總良率是wafer良率、Die良率和封測良率的總乘積，影響晶片良率的因素復雜多樣，一般而言設計越復雜、工藝步驟越多、製程偏移率越大，晶片良率越低，此外，環境污染也會對良率造成一定的影響。 對於晶片企業來說，晶片良率直接反應了所投放的晶片里可出售比例，因此也直接影響晶片製造成本。「從評估整個成本的角度來講，良率是一個非常重要的指標，直接來說，良率直接影響到最終的實際成本，良率越高，最終實際分攤到每一顆正常晶片上的成本就越低。」王健說。 良率對晶片成本的影響，圖片源自伯克利大學論文 此前半導體材料廠商Entegris（應特格）執行副總裁及營運長Todd Edlund曾在接受媒體采訪時表示，對於3D NAND晶圓廠而言，1%的良率提高可能意味著每年1.1億美元的淨利潤；而對於尖端的邏輯晶圓廠而言，1%的良率提升意味著1.5億美元的淨利潤。 比研發先進位程更實際有效，摩爾定律的另一種延續 之所以說提升晶片良率與製程開發同等重要，除了提升良率是晶片從實驗室階段到量產的必經之路以及晶片良率與整體成本密切相關之外，從經濟角度上講，提升晶片良率可以視為摩爾定律的另一種延續。 摩爾定律最早由英特爾創始人之一戈登摩爾在1965年提出，集成電路上可容納的電晶體的數目每隔兩年便會增加一倍。之後在眾多專業人士的集思廣益下得以延伸，兩年縮短為18個月，電晶體數目的增加一倍也意味著微處理器性能提升一倍或價格下降一半。雖然一直以來被業界奉為圭臬，但追根到底，摩爾定律並非自然科學定律，而是摩爾的經驗之談，是集成電路領域的經濟定律。 「摩爾定律具有高度抽象性，包含一些經濟成本方面的考慮，整個業界不同的階段也都會去做一些成本的核算和控制，每個細分環節和領域都會有類似的評估以及一些指導性工作。」王健說。 正在推動摩爾定律向前發展的，實際上是用更低的成本做出更好的產品。摩爾定律發展至今，無論是技術上還是資本上都已經舉步維艱，IBS的數據顯示，開發3nm晶片設計成本高達5.9億美元，5nm器件的成本達4.16億美元。因此衍生出超越摩爾定律（More than Moore），不再只局限於電晶體微縮，更優化的電路設計、系統算法以及異構集成都被納入其中。按照這一邏輯，在非最先進位程上進一步提升晶片良率也可以被視為摩爾定律的延伸。 2005年，ITRS首次引入「More than Moore」（MtM）和「More Moore」（MM），圖片源自IEEEE IRDS社區 王健告訴雷鋒網，傳統上業界習慣用PPA的方式去評估晶片設計上做出的一些決定，但大概在近20年左右的時間里，大家開始發現PPA無法非常全面地衡量晶片設計上一些決定以及最終對產品的影響，隨之加入了一些其他標準，包括成本（C）、產品導入市場的時間（T），以及產品的可靠性（R），這些標準與良率直接相關。 值得注意的是，將其視為摩爾定律延伸的前提是：晶片良率多少並不直接決定晶圓廠是否進入到下一代工藝的研發。「新工藝的開發不是建立在前一工藝良率穩定的基礎上，研發團隊一直在挑戰製程極限，」陳一說到。這也就是為什麼晶片大廠在公布技術路線圖時，往往出現同時研發多個工藝節點的情況。 如果進一步比較提升晶片良率與研發下一代製程哪一種路徑性價比更高，李海俊認為前者更加實際有效，「除了手機電腦晶片，大部分智能應用場景所需的晶片可能連28nm的工藝都用不到，從性價比看根本不需要5nm以下的晶片，也就不需要花費動輒上億美金開發先進位程，還有可能花了很多錢之後，做出來的機率依然很低，這是一個聽起來讓人絕望的怪路徑，所以提高晶片良率更為實際有效，目前大部分學者也贊同這一方向，認為其符合內循環的政策引導。」 既然研發先進位程從經濟上講怪路徑，為何晶片巨頭們還在咬牙堅持，李海俊進一步解釋，「站在產業鏈發展和國家利益來說，先進位程研發的步伐一刻不能停，半導體是贏家通吃的局面，落後只有死路一條。這事關市場和地位爭奪、國家安全和民生安全，雖然是充滿挑戰的怪路徑，但催人振奮。」 一場晶片廠商終身的自我較量 如果將先進位程的研發視為晶片巨頭們之間的競爭，那麼提高晶片良率則可以視為晶片廠商的自我競賽，一方面是因為良率作為晶片廠商的最高機密數據十分敏感，不會像公布工藝節點那樣公布自家真實良率情況，另一方面是影響良率的因素眾多，很難有一個准確的數值與競爭對手進行比較，而晶片廠商始終致力於能夠在短時間內就向客戶交付安全正常的晶片，提升良率需要爭分奪秒。 「對晶片設計公司而言，如何更加高效地提升產品良率，如何把經驗傳承到下一代產品設計中去是需要思考的問題，對於晶片製造公司而言，如何更快地完成工藝研發使得能夠更早地引入客戶，以及如何幫助客戶更快地提升良率是需要思考的問題，」王健告訴雷鋒網。 隨著半導體行業逐漸發生變化，尤其是從IDM向Fabless、Foundry等經營模式延伸，業界提升晶片良率所面臨的難題及措施都在相應地發生改變。 「晶片的良率取決於兩個因素，一是產品對工藝的需求和工藝能夠滿足兩者之間的匹配度，而是產品工程師和產線工藝工程師的溝通是否到位。」陳一說到。 也就是說，作為晶片公司的自我較量，晶片良率需要晶片設計公司和晶片製造公司的緊密配合和有效溝通才能得以最終保障。這一溝通與配合在IDM時代實現更容易，在Fabless、Foundry盛行的今天卻面臨一些難題。 「很重要的一個問題是隨著整個工藝集成越來越復雜之後，最終產品良率會受到設計和工藝的交互影響，如果單純從製造端的角度或方式來分析良率，很難完全分析整個良率當前所遇到的問題根源。」王健表示。 尤其是在工藝研發階段，晶片公司無法窮盡所有版圖圖形組合做完整的評估，而在設計公司提交的設計中，某些特定的圖形組合將觸發特定的問題，這需要用借用第三方大數據平台分析。 也正因如此，在半導體產業近10年至20年的發展過程中，逐漸誕生了類似普迪飛、眾壹雲等幫助晶片設計公司和晶片製造公司更加高效合作以提升晶片良率的公司，作為產業鏈中一個新環節出現，為半導體公司提供大數據分析平台，或提供面向缺陷和良率管理的套件組合。 在幫助晶片廠商改善良率的過程中，這一「新環節」上的公司前期主要關注整個良率的評估，將良率水平的差距分解到具體的工藝或設計上，同設計廠或製造廠共同合作在短時間內改善良率，當良率達到理想水平後，便將注意力更多地放在維持量產監控以及預防上。 提升良率，作為晶片廠商的一場自我較量，雖然很難以具體的數值占比來評估其重要性，但它貫穿產業鏈的上下游，貫穿一顆晶片的生命周期，業界普遍將其視為晶片製造的終極挑戰，是晶片廠商自始至終都需要面臨的問題。 「晶片良率問題，直接對應的是工藝、設備、材料的問題，在這之後是管理的問題、商業模式的問題，人才的問題、開放式創新的問題。」李海俊說到。 來源：cnBeta

做為最早問世的快閃記憶體類型，SLC快閃記憶體在性能、可靠性上是最佳的，P/E擦寫次數在1萬到10萬次之間，遠超MLC、TLC、QLC快閃記憶體。 不過SLC快閃記憶體成本也是最高的，而且容量也不如其他的快閃記憶體類型，所以近年來應用市場越來越狹窄，主流市場已經銷聲匿跡，生產廠商也越來越少。 旺宏電子日前透露，該公司研發的19nm SLC快閃記憶體進展順利，良率極佳，新產品新應用已經進入驗證階段。 旺宏表示，他們的SLC快閃記憶體率先實現了在主晶片處理ECC的創新主張，已成為最佳品質及成本效率典範；19nm SLC NAND也取得 NAND 重要成本優勢，全面進入業界領先製程。 不過旺宏電子並沒有透露SLC快閃記憶體的具體規格及產品信息。 除了SLC快閃記憶體，旺宏也在研發3D快閃記憶體，48層堆棧的3D快閃記憶體已經完成研發，很快會量產，後續則會沖刺192層3D快閃記憶體。 來源：遊民星空

做為最早問世的快閃記憶體類型，SLC快閃記憶體在性能、可靠性上是最佳的，P/E擦寫次數在1萬到10萬次之間，遠超MLC、TLC、QLC快閃記憶體。 不過SLC快閃記憶體成本也是最高的，而且容量也不如其他的快閃記憶體類型，所以近年來應用市場越來越狹窄，主流市場已經銷聲匿跡，生產廠商也越來越少。 旺宏電子日前透露，該公司研發的19nm SLC快閃記憶體進展順利，良率極佳，新產品新應用已經進入驗證階段。 旺宏表示，他們的SLC快閃記憶體率先實現了在主晶片處理ECC的創新主張，已成為最佳品質及成本效率典範；19nm SLC NAND也取得 NAND 重要成本優勢，全面進入業界領先製程。 不過旺宏電子並沒有透露SLC快閃記憶體的具體規格及產品信息。 除了SLC快閃記憶體，旺宏也在研發3D快閃記憶體，48層堆棧的3D快閃記憶體已經完成研發，很快會量產，後續則會沖刺192層3D快閃記憶體。 來源：快科技

去年底的New Horizon發佈會上，AMD宣佈了Rome羅馬處理器，基於Zen  2架構，製程工藝7nm工藝，從目前的那不勒斯32核64線程升級到了最多64核128線程，這要比英特爾當前的最多28核56線程處理器高出甚多。AMD之所以能做到64核處理器，除了7nm工藝帶來的高密度優勢之外，關鍵還在於AMD使用了Chiplets設計，將CPU核心與IO核心獨立，羅馬處理器實際上是8組CPU核心+1組IO核心組成。AMD這種模塊化芯片在延遲上不如原生多核心，但好處還是太多了，製造難度大幅下降，良率大幅提升。最新消息稱AMD的Zen  2核心良率達到了70%，要知道英特爾的28核處理器良率據說只有35%，AMD 64核處理器良率是英特爾產品的兩倍，這在成本上可是非常大的差距了。 在之前的文章中我們已經介紹過了，AMD在7nm  Zen2處理器上進一步將模塊化CPU發揚光大，這次的64核羅馬實際上有8組CPU核心，每組核心又包括8個CPU內核，總計64個核心，使用的是7nm工藝製造，而IO核心獨立出來使用14nm工藝製造，整合了DDR記憶體主控、PCIe主控等等，這些單元對製程工藝的要求不高。 這種chiplets設計會越來越流行，它可以靈活搭配不同工藝、不同架構的芯片，代價是延遲會有所增加，但是與獲得的好處相比依然是值得的，因為製造多個小核心芯片的難度要比製造原生多核心的芯片低多了，良率會大幅提升，進而控製成本。 意大利Bitchips網站日前援引消息人士的爆料稱，AMD的Zen  2 CPU核心面積約為88mm2，完整核心的良率也非常高，達到了70%——兩年前他們曝光過AMD第一代14nm  Zen核心的良率，當時給出的說法是80%良率，相比之下7nm Zen  2核心的良率似乎還低了，不過要考慮台積電的7nm高性能工藝還不夠成熟，良率未來會改進，而AMD使用GF 14nm時，後者沿襲自三星的工藝已經相當成熟了。 70%的良率高低還要跟友商對比，原文稱英特爾的28核處理器良率只有35%，如此一來AMD的64核處理器就是英特爾28核處理器良率的兩倍水平了，這反映在成本上可是相當大的差距了，這意味着AMD的64核處理器不僅在核心數、性能上超過了英特爾，在成本上也是後者不能比擬的，打價格戰的話更有底氣。 7nm  Zen2的高良率不僅對64核羅馬處理器有益，對桌面版的7nm銳龍3000來說一樣大有幫助，而且後者因為核心數更少，搭配IO核心也更小，所以IO核心+8核CPU核心的成本理論上會更低。 在Bitchips更早幾天的爆料中，他們提到AMD不會提高7nm銳龍3000處理器的價格，不會犯AMD前前任CEO魯毅智的錯誤。說到這點，很多玩家是記得AMD在P4時代如何風光的，不過別忘了當年AMD速龍處理器性能占優的時候，價格也是水漲船高的。 來源：超能網

2018年是QLC快閃記憶體普及的元年，隨著英特爾、美光、三星、東芝、西數及SK Hynix量產QLC快閃記憶體，比TLC快閃記憶體成本更低的QLC快閃記憶體硬碟開始上市，英特爾本月初正式發布了64層堆棧的QLC快閃記憶體硬碟660P系列，512GB版售價只有100美元。QLC快閃記憶體硬碟便宜倒是便宜了，不過廠商背後可就有點難受了，因為現在的QLC快閃記憶體良率不行，英特爾的64層QLC快閃記憶體被曝良率只有48%，也就是要賣一半虧一半，而TLC快閃記憶體良率已達90%以上。 對於QLC快閃記憶體，大家普遍關心的問題其實就兩個，一個是價格，一個就是可靠性，英特爾發布的首款消費級QLC硬碟660P的512GB版只要100美元，1TB版也只要200美元，折合每GB價格才1.3元，是目前最便宜的M.2 SSD，這就是QLC顆粒的最大優勢，通過提升密度來降低成本，畢竟現在首發的QLC快閃記憶體核心容量就達到了1024Gb，是TLC快閃記憶體的2-4倍。 Anandtech網站製作的660P硬碟規格表 可靠性方面，根據Intel官方給出的是0.1DWPD，按照Intel自己的PE計算方式：0.1×365×5=182.5，再考慮寫入放大的因子2~5，那麼最終PE將會在365~912.5之間，也符合之前說QLC顆粒PE次數在1000左右的說法，200TB應該是Intel比較保守的數值。 英特爾的660P硬碟的性能也沒什麼挑剔的，讀寫1800MB/s，隨機讀寫220K IOPS，不算多高，但也不算低，在低價M.2硬碟中紙面性能是說得過去的。 從現在的情況來看，首款上市的消費級QLC硬碟不論性能、可靠性還是售價都比當初三星首發TLC快閃記憶體的硬碟時好很多，至少沒多少明顯的槽點。 不過在廠商這邊，QLC快閃記憶體的問題還沒有解決，Tweaktown表示他們得到的消息稱英特爾64層堆棧的QLC快閃記憶體良率並不好，目前只有48%，不到一半的晶圓核心可以用於製造SSD硬碟，一半多的核心都要廢掉，相比之下64層TLC快閃記憶體的良率可達90%以上。 這也意味著消費者買到的QLC快閃記憶體硬碟雖然比TLC快閃記憶體硬碟更便宜，但在廠商這邊QLC快閃記憶體現在的成本是比TLC快閃記憶體還要高的。 正常情況下隨著時間的推移，快閃記憶體晶片的良率是會逐步解決的，但Tweaktown表示64層堆棧的QLC快閃記憶體這一代可能永遠不會好轉了，因為96層堆棧的QLC快閃記憶體更為重要，所以工程資源會從64層QLC快閃記憶體這邊轉移到更有利可圖的96層堆棧QLC快閃記憶體。 目前QLC快閃記憶體的製造成本比TLC快閃記憶體更高，雖然英特爾推出了QLC快閃記憶體的660P硬碟，但是不代表QLC快閃記憶體已經准備好取代TLC快閃記憶體。 ...