說起西部數據，大家第一個想到的肯定是硬盤，但其實在CPU處理器領域，西數也是鑽研頗深，2018年底就發布了基於RISC-V指令集的自主通用架構SweRV、開源的SweRV指令集模擬器(ISS)，並向第三方芯片廠商開放。
西數SweRV是一種32位順序執行架構，雙路超標量設計，9級流水線，支持SMT同步多線程。
第一個版本Swe Core EH1採用台積電28nm工藝製造，運行頻率高達1.8GHz，模擬性能可達4.9 CoreMark/MHz，略高於ARM A15。
今天，西數發布了兩款新的SweRV核心產品SweRV Core EH2、SweRV Core EL2，都屬於微控制器專用CPU。
SweRV Core EH2基本架構不變，工藝升級為台積電16nm FinFET造，以獲得性能、功耗、面積的最佳平衡，模擬性能提升29％達到6.3 CoreMark/MHz，內核面積縮小39％僅為0.067平方毫米。
它依然可用於SSD控制器等領域，而更強的性能、更小的面積使其應用潛力更大。
SweRV Core EL2是一個超級精簡版，還是32位順序架構、16nm工藝，但改成單路超標量、4級流水線、單線程，內核面積只有區區0.023平方毫米，性能約3.6 CoreMarks/MHz。
它主要用於取代控制器SoC中的時序邏輯、狀態機，它們都必須盡可能的小。
西數表示，EH1、EH2、EL2核心都會在近期出現在大量產品中，但沒有透露具體名單(或許自家SSD主控?)，而這些核心都會繼續對外開放，以壯大RISC-V的生態。
此外，西數還發布了基於以太網OminXtend的緩存一致性技術的硬件參考設計，開發者可引入自己的芯片設計中，比如GPU、FPGA、機器學習加速器等等。
西數已將此設計交給芯片聯盟(Chips Alliance)，後者今後將負責OmniXtend協議的進一步開發。
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作者：上方文Q
來源：快科技
