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快科技3月14日消息，Cerebras Systems發布了他們的第三代晶圓級AI加速晶片“WSE-3”(Wafer Scale Engine 3)，規格參數更加瘋狂，而且在功耗、價格不變的前提下性能翻了一番。 基於台積電16nm工藝，面積46225平方毫米，電晶體1.2萬億個，擁有40萬個AI核心、18GB SRAM緩存，支持9PB/內存帶寬、100Pb/互連帶寬，功耗高達15千瓦。 升級台積電7nm工藝，面積不變還是46225平方毫米，電晶體增至2.6萬億個，核心數增至85萬個，緩存擴至40GB，內存帶寬20PB/，互連帶寬220Pb/。 如今的第三代WSE-3再次升級為台積電5nm工藝，面積沒說但應該差不多，畢竟需要一塊晶圓才能造出一顆晶片，不可能再大太多了。 電晶體數量繼續增加達到驚人的4萬億個，AI核心數量進一步增加到90萬個，緩存容量達到44GB，外部搭配內存容量可選1.5TB、12TB、1200TB。 乍一看，核心數量、緩存容量增加的不多，但性能實現了飛躍，峰值AI算力高達125PFlops，也就是每秒12.5億億次浮點計算，堪比頂級超算。 它可以訓練相當於GPT-4、Gemini十幾倍的下一代AI大模型，能在單一邏輯內存空間內存儲24萬億參數，無需分區或者重構。 用它來訓練1萬億參數大模型的速度，相當於用GPU訓練10億參數。 四顆並聯，它能在一天之內完成700億參數的調教，而且支持最多2048路互連，一天就可以完成Llama 700億參數的訓練。 WSE-3的具體功耗、價格沒公布，根據上代的情況看應該在200多萬美元。 來源：快科技

半導體行業先驅、英特爾聯合創始人戈登·摩爾（Gordon Moore）在1965年提出：未來十年裡，晶片的電晶體數量會每年翻倍。後來戈登·摩爾對之前的說法進行了修正，周期變成了兩年，後來加州理工學院的教授Caverns Mead將其總結為半導體行業的規律，稱之為「摩爾定律」。 近年來，隨著半導體工藝技術疊代更新速度放慢，加上先進工藝的成本大幅度上升，不少人認為傳統上的摩爾定律已經不存在了，比如英偉達創始人兼執行長黃仁勛。英特爾執行長帕特-基爾辛格（Pat Gelsinger）在去年的一場公開活動中，也承認摩爾定律的周期已放緩至三年，實際上已大大落後於原來的速度。 據TomsHardware報導，MonolithIC 3D執行長Zvi Or-Bach早在2014年就提交了一份分析報告，顯示每個電晶體成本在28nm時代就已停止下降。近期谷歌的Milind Shah驗證了這種說法，指出28nm以後1億個電晶體的單位實際成本其實是略有上升，並沒有變得便宜，之後各個製程節點疊代之間基本持平。 很長時間以來，業界一直擔心新的製程節點的單位電晶體成本回報遞減，因為製造更先進的晶片需要更好的技術，晶圓廠也需要更復雜的設備，成本也是不斷上漲，現在要建造一座具備尖端半導體技術的晶圓廠，成本大概在200億道300億美元之間。晶片設計公司和製造商嘗試通過其他方法來解決這個問題，比如利用小晶片設計和2.5/3D封裝等創新技術來增加電晶體數量，像AMD的EPYC系列處理器就是一個成功的例子。 事實上，情況可能不是那麼簡單：首先多晶片設計往往比單晶片更耗電，對於小型移動設備來說不是一個好的選擇；其次，多晶片集成也是一項艱巨的工程任務，同樣會增加成本；最後，先進封裝的成本很高，現階段產能也是一個問題。雖然成本沒有降低，但先進工藝加上分解設計，對晶片發展仍然很有意義。 ...

快科技12月28日消息，IEDM 2023國際電子元件會議上，台積電公布了一份野心勃勃的半導體製造工藝、封裝技術路線圖，已經規劃到了2030年。 眼下，台積電正在推進3nm級別的N3系列工藝，下一步就是在2025-2027年間鋪開2nm級別的N2系列，包括N2、N2P等，將在單顆晶片內集成超過1000億個電晶體，單個封裝內則能做到超過5000億個。 為此，台積電將使用EUV極紫外光刻、新通道材料、金屬氧化物ESL、自對齊線彈性空間、低損傷低硬化低K銅材料填充等等一系列新材料、新技術，並結合CoWoS、InFO、SoIC等一系列封裝技術。 再往後就是1.4nm級別的A14、1nm級別的A10——命名和Intel A20、A18如出一轍，但看起來更“先進”。 1nm A10工藝節點計劃2030年左右量產，將在單顆晶片內集成超過2000億個電晶體，單個封裝內則超過1萬億個，相比N2工藝翻一倍。 有趣的是，Intel也計劃在2030年做到單個封裝1萬億個電晶體，可謂針鋒相對。 目前最復雜的單晶片是NVIDIA GH100，電晶體達800億個。 多晶片封裝方面處於領先地位的是各種GPU計算晶片，Intel Ponte Vecchio GPU Max超過1000億個電晶體，AMD Instinct MI300A、MI300X分別有1460億個、1530億個電晶體。 來源：快科技

作為摩爾定律的發起者、堅定支持者，Intel終於承認，摩爾定律已經慢了下來，但並不像很多人說了好多年的那樣已經死亡。 摩爾定律是Intel創始人之一戈登·摩爾的經驗之談，其核心內容為： 集成電路上可以容納的電晶體數量，每經過18-24個月便會翻一番，而處理器的性能大約每2年翻一倍，同時價格降低一半。 Intel CEO帕特·基辛格近日在麻省理工學院演講時被問及，摩爾定律是否已經終結？ 他回答說：“我想我們宣告摩爾定律死亡已經三四十年了。我們不再處於摩爾定律的黃金時期，現在要困難得多得多，大概慢了一倍，變成了每三年翻一番的周期，因此確實在變慢。” 同時，晶圓製造的成本也在大幅增加，一座現代化晶圓廠在七八年前需要約100億美元，現在得200億美元。 不過基辛格強調，Intel仍然計劃在2030年前實現單晶片集成1萬億個電晶體(現在最多1500億個)，這有賴於RibbonFET電晶體、PowerVia背部供電、下一代工藝、3D晶片堆疊等技術。 他最後充滿自信地表示：“對於那些宣告我們(摩爾定律)已經死亡的批評者來說，在元素周期表用完之前，我們絕不會停下！” 來源：快科技

2023 IEEE國際電子器件會議(IEDM 2023)上，Intel展示了多項新的半導體技術突破，繼續推進摩爾定律。 一是3D堆疊CMOS電晶體，一種柵極間距垂直堆疊互補場效應電晶體(CFET)，結合了背面供電(PowerVia)、直接背面觸點(direct backside contact)，可以縮微至60nm。 它可以通過電晶體堆疊提升面積效率和性能優勢，顯現了Intel在GAA全環繞柵極電晶體領域的領先地位。 其中，PwoerVia技術將於2024年在Intel 20A節點上做好投產准備。 二是同一塊300毫米晶圓上集成矽電晶體、氮化鎵電晶體，且性能良好。 這為實現300毫米矽基氮化鎵(GaN-on-silicon)晶圓開辟一條可行的路徑。 今年，Intel在矽和氮化鎵集成方面取得突破性進展，成功實現了高性能、大規模的集成電路供電方案，名為“DrGaN”。 三是全新的過渡金屬二硫屬化物(TMD)電晶體，可以讓電晶體物理柵極長度微縮到10納米以下。 除了這種新的2D通道材料，Intel還展示了率先實現的兩項相關技術：GAA 2D過渡金屬二硫屬化物PMOS電晶體，以及300毫米晶圓上製造的2D電晶體。 來源：快科技

AMD Zen4架構和CCD計算內核設計已經沒什麼秘密了，但是做輔助的IOD輸入輸出內核一直比較神秘。 直到最近的IEEE ISSCC國際固態電路大會上，AMD終於揭開了它的神秘面紗。 AMD Zen4處理器無論消費級銳龍，還是伺服器級霄龍，CCD部分都是台積電5nm工藝，最多8個核心。 其中，銳龍有1-2個CCD，核心數6-16個；霄龍有2-12個CCD，核心數16-96個。 IOD都是台積電6nm工藝，但銳龍、霄龍搭檔的截然不同。 銳龍這里的尺寸只有12.4x9.5＝117.8平方毫米，大約33.7億個電晶體。 霄龍的則達到了24.8×15.6＝386.88平方毫米，長度多出一倍，寬度多出三分之二，整體大了幾乎2.3倍，電晶體數量則有大約110億個，也是多了將近2.3倍。 CCD、IOD都算上，Zen4銳龍處理器最多集成165億個電晶體，霄龍則達到了恐怖的902億個！ Intel Sapphire Rapids第四代至強沒公布有多少電晶體，但肯定沒這麼多。 另外，Locuza_大神還給出了銳龍IOD的詳細布局圖標注，可以看到它只有兩組GMI3/IFOP3互聯埠，也就是只能連接最多2個CCD，最多16核心，不可能存在傳說中的3個CCD、24核心。 DDR5記憶體控制器是兩組40-bit，其中32-bit給記憶體本身，另外8-bit用於ECC校驗糾錯。 這就是說，所有的銳龍7000處理器都會支持DDR5 ECC，但是否開啟就看主板廠商的選擇了。 IOD中面積最大的自然是GPU相關，盡管只有兩組CU單元、128個核心，但還有顯示單元、編解碼單元等。 其他就是PCIe 5.0控制器、IO輸入輸出單元、電源管理、安全控制器、音頻DSP等等。 來源：快科技

慶祝電晶體問世75周年 1947年，點接觸雙極電晶體的發明為世界提供了一個強大的開關來控制電流，並提升了電子產品的成本效益。數字時代的基礎是集成電路的發明，它使電晶體和其他電路元件得以小型化。 1965年，戈登·摩爾（Gordon Moore）觀察並描述了半導體行業的發展趨勢，集成電路上可以容納的電晶體數目每年增加一倍。 1975年，這一比率被修訂為每兩年翻一番。“摩爾定律”為理解IC如何徹底改變數字世界提供了基礎。 半導體行業對摩爾定律的執著，使得電晶體在發明幾十年後仍然是一項關鍵的賦能技術。這主要是因為在存在重大挑戰的地方，工程師和科學家看到了創新的機會。 挑戰和創新機會基本上是一枚硬幣的兩面，這一事實已經成為半導體產業結構的一部分。 此外，半導體行業從未讓自己被摩爾定律的巨大節奏所壓倒。它始終擅長識別集成更多功能的近期和長期瓶頸，並進行解決這些瓶頸所需的創新。 通過研究，這個反復征服下一個山頂的過程是可行的，也是值得的。這種漸進的方法一直是摩爾定律持續節奏背後的基石原則。 摩爾定律的焦點區域演化 數十年來，通過革命性和漸進式的創新，技術規模化為產品帶來的好處一直持續存在。這些創新消除了集成功能更強大的瓶頸。 Dennard縮放定律：1974年，Robert Dennard等人撰寫了一篇開創性的論文，描述了電晶體縮放規則，該規則能夠同時提高性能、降低功率和持續的密度提升。 Dennard工作中的原則被半導體行業採納，成為未來30年推動摩爾定律的有效路線圖，為我們提供了一條持續改進電晶體技術的可預測路徑。 突破瓶頸的主要例子有：（a）創新的浸沒式光刻，以在光波長以下形成圖案特徵，以繼續進行密度縮放，（b）用於超薄柵極氧化物和超淺結的原子級精密工程的創新工藝和工具，以解決低於30nm柵極長度的靜電控制瓶頸，以及（c）晶片尺寸從100mm過渡到300mm，以提高工廠產量並降低成本。 Post-Dennard縮放定律：雖然Dennard縮放定律有助於實現摩爾定律的實質性好處，但它並沒有將電晶體亞閾值和柵極泄漏納入其功耗模型。 到20年代中期，電晶體閾值電壓和柵極氧化物厚度的持續降低，支持電壓縮放以降低功率，開始導致漏電流超過電晶體開關能量。 此外，互連的簡單尺寸縮放導致電阻率瓶頸，這可能會限制電路性能。突破這一瓶頸需要擴展更多創新的重點領域，主要是三種不同的路徑，這些路徑將在未來繼續共存，以實現持續的性能改進和功率降低。 創新路徑1：光刻、材料和器件架構 提高光刻曝光工具的解析度自半導體行業開始以來一直是縮放的根本驅動因素。 將高NA EUV引入HVM能夠顯著提高光刻解析度。 高NA EUV光刻機是世界上最復雜的機器，新材料和設備的創新提突破了限制計算性能和成本的瓶頸。 一些典型的例子包括（a）電晶體：應變Si（遷移率增益）、高-k/金屬柵極（柵極泄漏減少）、FinFET（改進的靜電技術實現持續的電壓縮放），以及（b）互連：使用化學機械拋光的低電阻Cu（取代Al）來支持更密集和多層互連電路，以及用於路由功率和延遲的持續縮放的Low-k。 創新路徑2：設計技術協同優化 在第一條路徑的基礎上，隨著時間的推移，設計和技術專家共同努力，通過DTCO發現了超越尺寸縮放或純材料/器件創新優勢的機會，同時解決了後來技術上的其他瓶頸。 電子設計自動化（EDA）能力的進步釋放了快速設計原型技術，該技術如今被用於探索廣泛的技術特徵。 DTCO帶來了一些創新，如有源柵極上的接觸（COAG）以降低邏輯庫單元的高度，鰭溝隔離（FTI）以減少數字邏輯單元之間的間距，以及通過鰭去填充來降低邏輯庫的單元高度。互連堆棧設計、EDA放置和布線以及層填充算法的共同優化繼續在每個技術節點上顯著提高性能。 DTCO是當今維持技術規模的重要組成部分。 例如，為了繼續縮放單元高度，我們需要開發更復雜的互連方案。與簡單的幾何收縮相比，將電源線移動到晶片背面的PowerVia技術（圖1）可以實現更多的單元高度和性能縮放。 另一個例子是電晶體縮放的下一個主要架構，稱為RibbonFET或Gate All-Around，如圖2。 隨著向Ribbon FET的遷移，通過添加額外的納米帶來實現性能縮放。每增加一條納米帶都會提高驅動電流。 圖1.Intel的背面電源傳輸方案PowerVia，它將電源線和信號線分開，並縮小了標準電池尺寸。電源線放置在晶片背面的電晶體層下方。 圖2.Intel的RibbonFET全方位柵極（GAA）電晶體架構堆疊了四個納米帶，以實現與多個鰭相同的驅動電流，但占地面積較小。 創新路徑3：系統技術協同優化 今天，該行業在利用持續的技術擴展優化系統性能方面面臨一系列新的挑戰和機遇。 提供有效的記憶體帶寬和有效的功率傳輸是將技術擴展轉化為系統性能的關鍵挑戰。內核邏輯（標準單元）和高速緩存（SRAM）的額外差異縮放率，以及HPC架構對高速緩存/內核的需求，通過將大型高速緩存從最高級節點中分離出來，推動了機遇。 這需要在晶片堆疊方面進行重大和可擴展的創新，以獲得最佳性能和總成本。 未來，半導體加工、材料和器件架構創新以及DTCO和STCO將繼續成為擴展技術以實現下一代加速計算機需求的重要創新路徑。 STCO的優勢和挑戰 為了追求摩爾定律更大的功能集成3D-IC，STCO的第一步是優化封裝內的矽含量。3D-IC通過在封裝中引入更多組件來實現更強大的功能。 封裝的作用及其對摩爾定律縮放的貢獻正在不斷發展，並為系統優化提供了全新的途徑。直到2010年，封裝的主要作用是在主板和矽之間傳輸電力和信號，並保護矽。 現在，新興的2D和3D堆疊技術為架構師和設計師提供了在緊湊封裝中集成異構技術的工具，並通過以更高的帶寬和連接密度互連多個小晶片來進一步增加每個器件的電晶體數量。摩爾預測，功能集成的重點領域將不斷發展。 他1965年的論文指出，“用單獨封裝和互連的較小功能構建大型系統可能會更經濟。而強大功能的可用性，結合功能設計和構造，應允許大型系統製造商快速、經濟地設計和建造大量設備”。 如今，封裝是在晶圓廠級別進行的，使用的是實際的晶圓。晶圓廠和晶片封裝之間的界限已經模糊到無法區分的地步。 隨著越來越多的功能被集成在封裝中，其中系統基本上被折疊到封裝中，矽的量超過了光刻掩模限制內可以構建的量。 該功能必須跨多個矽組件進行拆分，採用先進的封裝技術在多個晶片之間提供低延遲、低功耗、高帶寬的互連。 產量的成本優化將最大晶片尺寸推到較低的水平，推動矽進一步分解成更小的小晶片。 一旦分解，就可以選擇優化每個小晶片的設計和矽工藝特性、成本、功能和IP模塊可用性。 STCO是一個更大級別的功能集成，其中系統的所有單個領域：軟體（表現為工作負載）、系統架構、設計工程、IP構建塊、由電晶體和互連（加上相關材料）組成的矽片製造、電壓調節、異質集成的先進封裝、測試和大批量製造都經過了共同優化，以創造出能夠支持客戶創新和應用的產品。 從本質上講，我們可以將STCO看作是在一個緊湊的封裝中組裝了許多曾經存在於整個主板上的技術。 STCO從整合系統的全部功能開始，然後共同優化每個組件。STCO依賴於在系統的各個領域（硬體和軟體）的持續進步，同時整體協同優化。圖3是通用計算系統的STCO所涵蓋領域的說明。 歷史規范大多跨相鄰層進行了聯合優化，如圖4中的矽技術和基礎IP。圖4說明了器件優化、DTCO、3DIC和STCO之間所涵蓋的領域的差異。 圖3.計算系統的系統技術協同優化。 圖4.系統技術協同優化的層次結構。說明了器件優化、DTCO、3DIC和STCO之間的區別。 STCO的動機與幾十年來推動摩爾定律的動機相同：追求消除瓶頸，以較低的成本實現更高級別的集成功能。 STCO從工作量分析和應用程式使用開始，以評估和優化技術類型（例如，邏輯、存儲器、模擬、電壓調節）、設計、分解和再合成配置的組合。通過按工作負載和應用程式類型進行優化，可以實現更高級別的性能和功能。 如前所述，摩爾定律是關於增加更大功能的集成。在STCO中，可以通過在矽技術、小晶片分解和高級封裝內的重新合成等方面提供協同優化，以優化工作負載和應用程式，從而解決每個功能瓶頸（例如，功率或性能）。 這如圖5所示，展示了如何消除了瓶頸，以解鎖新功能。這與業界多年來關注的矽縮放非常相似，但現在應用於更廣泛的能力范圍，以提高集成功能。 圖5.用於解決摩爾定律瓶頸的分解、再合成和協同優化。 作為一個具體的例子，圖6顯示了新的系統設計功能，該功能由晶片到晶片鍵合間距縮放路線圖（從微凸塊開始，然後移動到混合鍵合）的實現。 隨著晶片到晶片之間鍵合間距的減小，可以實現更高的連接密度（每mm?的連接數）。 更高的連接密度可實現功能分解和新功能。從大於10um到小於1um范圍的鍵間距、核心邏輯到緩存功能可以被分解。 這些更緊密的間距為單獨優化的SRAM和邏輯技術節點提供了機會，並通過3D封裝重新合成，以實現更低的能量、更低的延遲和熱優化性能。 晶片到晶片的鍵距約為2um降至約0.1um實現塊級邏輯到邏輯功能的分解，為單位性能成本、功率協同優化提供獨特的潛力。 人們可以想像，一旦晶片到晶片的鍵距低於0.1um，我們可能有潛力分解電晶體前端和後端互連處理，通過並行化原本漫長的工藝流程，實現製造供應鏈優化。 圖6.晶片到晶片鍵距的進步將使緩存、邏輯和新的分解方案能夠實現更高的性能和功率效率。 如果小晶片數量增加並且鍵距下降10um以下，則需要標準化的小晶片接口來生產出已知的良好晶片，以實現最大封裝產量和快速產品驗證及調試。更多功能性小晶片的緊密封裝帶來了功率傳輸、功率密度和散熱方面的挑戰。需要改進的EDA系統規劃和建模工具來疊代多種封裝技術選項，以實現最佳系統性能和成本平衡散熱、功率傳輸和小晶片到小晶片通信帶寬。 為了利用低於~2um晶片到晶片鍵距的細粒度分解機會的潛力，可能需要EDA工具和設計方法的進一步創新。 今天，大多數設計方法和EDA工具方法都是針對給定的矽片進行優化的，使用單一的同質矽技術。 同時，細粒度邏輯分解需要多個過程設計工具包（PDK）之間的互操作性、測試功能插入工具的接口設計以及升級廣泛的簽准工具以同時處理多種技術。需要考慮用於理解具有顯著不同技術的多個堆疊晶片之間的膨脹工藝偏斜、電壓和溫度變化的設計方法。 架構師和技術專家將有新的機會根據不同技術之間的切換活動因素、泄漏狀態或其他與系統相關的性能指標來分解子部分。 跨工作負載、設計點、封裝和矽技術的潛在優化點的跨度超過了在沒有廣泛部署開發良好的EDA工具的情況下實用的范圍，可能將會依賴於跨工程功能的人工智慧和/或機器學習技術。 行業合作促進未來75年的創新 未來，先進封裝將在實現功率、性能、面積、成本、上市時間、設計靈活性和可靠性方面發揮越來越大的作用。此外，與過去的封裝轉型相比，先進封裝技術規模化的預期時間表將被壓縮。 為了在創建2.5D封裝和3D堆疊時實現最大的靈活性，來自多個鑄造廠和供應商的小晶片應該能夠無縫組裝。為了實現這一點，業界需要採用所有小晶片設計和工藝節點使用的標準接口。 此外，當前先進的2.5D和3D組裝技術沒有標準化的機械規范，例如冶金、電介質成分和表面平整度。 這使得即使電氣接口是標準化的，即UCIe，也難以從不同的鑄造廠接合小晶片。行業需要繼續合作，以建立這種標準化。此外，裝配和測試（AT）工廠使用過多的載體、托盤和雜誌，用於材料和搬運，導致勞動力和設備效率低下。 需要研究行業標準的AT材料運輸車、設備裝載口和設備前端模塊（EFEMS），以提高工廠的效率。標準化對於縮短開放小晶片生態系統中新封裝技術的上市時間至關重要。 對更低功耗、更低延遲和更高互連密度的無止境需求和對更緊密的晶片間距縮放的需求推動了新型架構的實現。 因此，將需要晶片組裝工具，該工具能夠以納米互連間距公差和運行速度對齊3D堆疊晶片，從而實現經濟可行的大批量製造。 對於更精細的特徵和更密集的互連，需要提高封裝襯底的尺寸穩定性。傳統的有機封裝材料對在加工過程中引起翹曲的溫度變化很敏感，這使得在襯底製造期間使用的典型大面板上進一步縮放光刻收到限制，需要新的材料、技術和加工方法來打破這一障礙。 通過高電阻矽通孔（TSV）將功率引入3D堆疊的底部會導致效率損失。需要創新的電力輸送解決方案，以實現向復雜3D堆疊中的小晶片充分低寄生和高效的電力輸送。 3D堆棧中較低的邏輯晶片仍會產生熱量，需要冷卻。必須將基於布局的熱性能需求的准確、經實驗驗證的預測納入設計工程方法，以確保所有設計都能最有效利用縮放。 有效的冷卻需要通過系統設計、封裝結構、材料和工藝集成來解決。關鍵的技術，如精確的計量、快速調試方法和故障分析技術，對成功至關重要。 功率、熱量和布線限制是3D-IC縮放的瓶頸。在我們的整個行業中，技術研發管道中有豐富的創新理念來應對這些挑戰，包括用於密度縮放的新型電晶體（CFET，2D）；節能開關（隧道FET、FeFET、自旋電子學）； 以及先進的封裝技術（具有Cu和/或集成光子），允許以低連接開銷實現不同技術的異構集成，這些技術可以在封裝內獨立或共同優化。 業界可能會重新審視用於NMOS的III-V族化合物半導體（InGaAs/InP）和用於PMOS的Ge，因為它們具有比Si更好的電子和空穴遷移率，因此能夠實現更高效的電路性能。 這些材料還具有較小的帶隙，允許電晶體在低電壓下有效切換。其他創新可能包括隧道場效應和鐵電電晶體。這些器件的例子有可能為製造更高效的電晶體提供解決方案。 同樣，基於2D過渡金屬二醇化物的電晶體提供了改善功率性能區域的潛力。 隨著STCO的出現，技術從工作負載和應用程式開始進行聯合優化，這些新技術的商業案例可能比以前更可行，盡管新技術的初始產品范圍很窄，但現在可以獲得更高的價值。 為了減少在處理單元和存儲器之間遷移數據所消耗的功率，業界需要考慮在存儲器附近進行計算或在存儲器內進行計算。該行業將需要開發新的存儲器設備，其規模足夠大，但可以被納入支持邏輯設備的集成方案中 。神經形態計算是非馮·諾依曼型架構的一個例子，它有潛力利用記憶體和邏輯的集成。 此外，實現快速、長距離數據移動的高帶寬光學互連對於持續的系統擴展至關重要。 最後，STCO將對未來的技術人員提出新的要求，除了特定領域的專業知識外，他們還需要跨學科的技能和知識，以便能夠在系統層面全面集成技術。 總結 作為數位技術革命基石的微型電晶體已經改變了我們的社會，它開拓了新的產業，重新釋放了人類的創造力，促成了驚人的發明和發現，影響了我們的社會，加速了經濟繁榮。經過75年的發展，其卓越的產品和服務證明了人類天生的創新、創造力、行業協作和企業精神，這種精神使摩爾定律對不斷增長的功能性的追求保持活力。隨著半導體加工、DTCO的基礎、以及現在STCO成為摩爾定律投資組合中的增強工具，整個半導體行業將通過不斷利用彼此的獨特優勢和寶貴創新而蓬勃發展。我們期待著未來75年人類更加不可思議的創造力！ 來源：快科技

雖然誰都不願意承認摩爾定律已死，但是製程工藝的提升越來越難了，台積電就在3nm上遇到了極大的麻煩。 台積電曾經宣稱，3nm N3工藝相比於5nm N5可將集成密度增加60-70％之多。 但是，台積電的最新一份論文中承認，N3工藝的SRAM單元的面積為0.0199平方微米，相比於N5工藝的0.021平方微米只縮小了區區5％！ 更糟糕的是，所謂的第二代3nm工藝N3E，SRAM單元面積為0.021平方微米，也就是和N5工藝毫無差別！ 這種情況下的電晶體密度，只有每平方毫米約3180萬個。 與此同時，Intel 7工藝(原10nm ESF)的SRAM單元面積為0.0312平方微米，Intel 4工藝(原7nm)則縮小到0.024平方微米，改進幅度為23％，已經和台積電3nm工藝相差無幾。 照這麼看，Intel的工藝改名也是有幾分道理的。 另外，有數據表明，到了2nm及之後的工藝，電晶體密度將達到每平方毫米6000萬個左右，但需要所謂的“叉片”(forksheet)電晶體，而且還要等好幾年。 SRAM在現代晶片中一般用作緩存，比如銳龍9 7950X里的81MB緩存，比如NVIDIA AD102核心里的123MB緩存，它們往往需要先進的工藝支持，否則面積和成本會非常夸張。 事實上，考驗新工藝的第一步，普遍就是看SRAM的尺寸和密度有沒有明顯改進。 看起來，晶片廠商們越來越多使用chiplet小晶片和各種復雜封裝技術的路子是對的，單純依靠製程工藝越來越行不通。 來源：快科技

作為半導體行業和計算創新領域的全球領先廠商，Intel在該領域的地位非常高，其技術也是非常強大。近日，該公司高管又宣布了一則對未來技術方面的發展規劃。 據CNMO了解，Intel研究院副總裁、Intel中國研究院院長宋繼強在《新算力時代，實現萬億電晶體》主題演講中指出，Intel有信心在2030年實現在單個設備上達到1萬億的電晶體的目標。 據主題演講內容，Intel認為，持續長期的算力，是支撐各行業數位化轉型升級的重要力量。通過長期的市場調研及客戶溝通，Intel發現，全球數據量正呈指數級增長，預計2020年往後十年數據量將呈指數級上升，未來會達到10的30次方。 此外，數據的形態也正呈現出多樣化趨勢，現在大部分的數據還是通過人工、程序化等方式去定義並處理數據，而在未來，非常多的數據是通過傳感器的感知進入到數字世界，必須要通過AI等技術去進行處理，並實時反饋到物理世界中去。 Intel發現，未來的數據量和質的變化一定需要新的算力去支持，而不是現在的方法就可以完全支撐的。因此，Intel對未來算力的支持有很高的預期，並且推測到2030年，單一個設備中將具備1萬億個電晶體。 宋繼強 最後，宋繼強表示：“現在一個設備中有1千億個電晶體，到2030年有1萬億個電晶體，在未來7-8年是10倍的增長，這樣的增長速率仍然是符合摩爾定律的。而且通過Intel很多部門的產品性能分析可以看到，基本上也是維持這樣的一個增長速率。” 值得一提的是，在此前舉辦的IEDM 2022 IEEE國際電子器件會議上，Intel公布了多項新的技術突破，該公司也稱將繼續貫徹已經誕生75年的摩爾定律，目標是在2030年做到單晶片集成1萬億個電晶體，是目前的10倍。 來源：快科技

1947年12月，人類第一代半導體放大器件在貝爾實驗室誕生，其發明者肖克利及其研究小組成員將這一器件命名為電晶體。 就是這一小小的電晶體，在此後的75年不斷改寫世界，與此同時，電晶體本身的發展也進入瓶頸，摩爾定律放緩。 電晶體誕生的第75年，還可以用哪些方法延續摩爾定律？ 2022年，我們依然需要新的電晶體 為了紀念電晶體被發明75周年，IEEE（電氣與電子工程師協會）電子器件分會（E lectron Device Society ）組織了一場活動，在此活動上有Fin-FET的發明者胡正明教授對電晶體的過去進行回顧，也有諸如英特爾這樣的行業領先者分享在延續摩爾定律上做出的技術創新。 我們的世界是否還需要更好的電晶體？ 胡正明在演講中給出了肯定的回答，“是的，我們需要新的電晶體”，並給出了三個理由: 第一，隨著電晶體的改進，人類掌握了從未想像到的新能力，例如計算和高速通信、網際網路、智慧型手機、記憶體和存儲、計算機技術、人工智慧，可以想像的是，未來還會有其他新技術涌現出來； 第二，電晶體廣泛的應用正在改變所有技術、工業和科學，同時半導體技術的演進不想其他技術一樣受到其材料和能源使用的限制，IC使用相對較少的材料就可以生產，並且正在變得越來越小，使用的材料也越來越少，IC本身也在變得更快更高效； 第三，理論而言，信息處理所需的能量依然可以減少到今天所需能量的千分之一以下，雖然我們可能還不知道如何達到這種理論效率，但我們知道這在理論上可行，而其他大部分技術的能源效率已經達到理論極限。 “我相信電晶體現在是，並將繼續是應對全球變暖的關鍵，氣候變化可能會給社會、經濟和個人帶來巨變，因此我們需要更強大的工具來應對這種變化。“胡正明說道。 2030年，單顆晶片可容納1萬億個電晶體 需要新的電晶體是事實，但研發製造出新的電晶體已經舉步維艱，無論是在經濟上還是在技術上，都遇到了新的困難。 電晶體技術的發展道路本就是不平坦的，幾乎每隔一段時間都有巨大的挑戰需要應對。 1980年前後，晶片動態功耗成為大問題，採用CMOS取代NMOS和雙極技術之後，將工作電壓從5伏降低到1伏，帶來了巨大的進步； 2000年至2010年，晶片的靜態功耗再次成為挑戰，按照當時研究人員的預測，每平方厘米IC產生的熱量很快就會達到核反應堆堆芯的熱量，不過後來3D Fin-FET以及多核處理器架構解決了這一問題，電晶體的發展又進入了相對平穩的發展時期。 發展到現在，Fin-FET的進步能夠帶來的性能提升和功耗降低又越來越有限，業界正在採用一種新的3D CMOS結構的環柵（GAA）製造新的電晶體，英特爾就是其中一員。 不久前，英特爾為了進一步縮小電晶體的三維尺寸，用RibbonFET的結構實現了GAA，但是發現源極和漏極之間的距離進一步縮小的同時，會產生比較明顯的短溝道效應而漏電。 如果將傳統的通道材料矽材料換成非矽的新材料，就能改善這種情況。學術界也有了一些相關的研究，使用一種名為過渡金屬硫化物的材料作為通道材料，這種材料只有三個原子的厚度，電子流動性好，作為通道材料有天然優勢。 在這種2D材料方面，針對這種材料，英特爾也做了很多研究和分析，並在會議上展示了一種全環繞柵極堆疊式納米片結構，使用了厚度僅三個原子的2D通道材料，同時在室溫下實現了近似理想的低漏電流雙柵極結構電晶體開關。 除此之外，3D封裝技術也能進一步提升單個設備中電晶體的數目。 英特爾在3D封裝方面也取得了新進展，與IEDM 2021上公布的成果相比，英特爾IEDM 2022上展示的最新混合鍵合研究將功率密度和性能又提升了10倍。 另外，通過混合鍵合技術將互連間距繼續微縮到3微米，英特爾實現了與單片式系統級晶片（system-on-chip）連接相似的互連密度和帶寬。加上將多晶片互連的工藝里需要的材料換成無機材料，以便於與封裝廠多種工藝要求兼容。 雖然進一步實現電晶體的微縮是一件需要耗費巨大財力和人力的事情，但依然有像英特爾這樣的企業在持續投入研發，並對電晶體的未來抱有期望。 英特爾認為，從2023年到2030年，單個設備中電晶體的數目將翻10倍，即從1千億個電晶體到1千萬個電晶體。 要實現這個目標，需要英特爾等業內領先企業持續投入研發，嘗試更多可行的技術。 不知當一顆晶片中就可以容納1萬億個電晶體的時候，我們的世界又會變成什麼樣子？ 來源：快科技

是的，一萬億個電晶體的單晶片要來了。 目前，單個封裝可以放入1千億個電晶體。。 近日，Intel中國研究院院長宋繼強在接受采訪時稱，從2023年到2030年，電晶體密度要在8年時間里翻10倍，即實現2的3次方的提升。 盡管這個目標相當激進，但Intel依然有信心實現。宋繼強表示，要達到單個封裝中集成一萬億個電晶體的目標，主要是兩方面。 一方面，要繼續依靠電晶體微縮，例如用厚度僅僅3個原子的超薄2D材料做更高效的GAA的電晶體。 另一方面，還需要依賴3D封裝技術，能夠進一步提升整個設備中的電晶體總量。 按照規劃，Intel 4（即7納米）工藝預計年底就會進入試產階段，未來將用於第14代的Meteor Lake處理器。 2023下半年，將邁入Intel 3（3納米）製程技術，預計第一批產品會在2024上半年登場。 Intel創始人之一戈登·摩爾曾提出摩爾定律，其核心內容為：集成電路上可以容納的電晶體數目在大約每經過18個月到24個月便會增加一倍。 換言之，處理器的性能大約每兩年翻一倍，同時價格下降為之前的一半。 近年來，對於“摩爾定律”可行性的爭論在半導體業界時有發生，但由此來看，Intel仍是摩爾定律的堅定支持者。 來源：快科技

電晶體數量/密度一直是衡量半導體技術進步的重要指標，目前已經可以做到單晶片1000多億個電晶體，比如Intel Ponte Vecchio GPU。 IEDM 2022 IEEE國際電子器件會議上，Intel公布了多項新的技術突破，將繼續貫徹已經誕生75年的摩爾定律，目標是在2030年做到單晶片集成1萬億個電晶體，是目前的10倍。 摩爾定律原型 從應變矽、高K金屬柵極、FinFET立體電晶體，到未來的RibbonFET GAA環繞柵極電晶體、PowerVia後置供電，再到2.5D EMIB＋3D Foveros、Foveros Direct/Omni封裝技術，Intel一直在從各項技術上推動摩爾定律。 IEDM 2022會議上，Intel披露了三個方面的技術突破： 1、下一代3D封裝准單晶片 基於混合鍵合(hybrid bonding)，將集成密度和性能再提升10倍。 同時，間距縮小到3微米，使得多晶片互連密度和帶寬媲美如今的單晶片SoC。 2、超薄2D材料在單晶片內集成更多電晶體 使用厚度僅僅3個原子的2D通道材料，Intel展示了GAA堆棧納米片，在雙柵極結構上，在室溫環境、低漏電率下，達成了非常理想的電晶體開關速度。 第一次深入揭示了2D材料的電接觸拓撲，可實現更高性能、更有彈性的電晶體通道。 3、高性能計算能效、記憶體新突破 Intel研發了可垂直堆疊在電晶體之上的全新記憶體，並首次展示了全新的堆疊鐵電電容，性能媲美傳統鐵電溝道電容，可用於在邏輯晶片上打造FeRAM。 Intel正在打造300毫米直徑的矽上氮化鎵晶圓，比標準的氮化鎵提升20倍。 Intel在超高能效方面也取得了新的突破，尤其是電晶體在斷電後也能保存數據，三道障礙已經突破兩道，很快就能達成在室溫下可靠運行。 Intel製造工藝路線圖 Intel封裝技術路線圖 來源：快科技

今年10月，IBM發布了旗下首款人工智慧計算單元（Artificial Intelligent Unit，AIU）片上系統。 這是一種專用集成電路 (ASIC)，旨在更快、更高效地訓練和運行需要大規模並行計算的深度學習模型。 AIU：專為現代AI計算打造 在過去多年來，業界主要是利用CPU、GPU來運行深度學習模型，但是隨著人工智慧模型的數量正呈指數級增長。 同時深度學習模型也越來越龐大，有數十億甚至數萬億的參數，需要的算力也是越來越高，而CPU、GPU這類傳統架構的晶片的AI算力增長已經遇到了瓶頸。 △深度神經網絡對於算力的需求增長迅速 根據 IBM 的說法，深度學習模型傳統上依賴於 CPU 和 GPU 協處理器的組合來訓練和運行模型。 CPU 的靈活性和高精度非常適合通用軟體應用程式，但是，在訓練和運行需要大規模並行 AI 操作的深度學習模型時，CPU卻處於劣勢。 GPU最初是為渲染圖形圖像而開發的，但後來該技術發現了在AI計算中使用的優勢。 但是，CPU和GPU都是在深度學習革命之前設計的，現在他們的效率增長已經落後於深度學習對於算力的指數級增長，業界真正需要的是針對矩陣和向量乘法運算類型進行優化的通用晶片來進行深度學習。 基於此，IBM Research AI Hardware Center在過去五年中一直專注於開發下一代晶片和人工智慧系統，希望以每年將人工智慧硬體效率提高 2.5 倍，並能夠在 2029 年以比 2019 年快1000倍的速度訓練和運行人工智慧模型。 最新AIU晶片則是IBM推出的首款針對現代 AI...

在2022 Intel On技術創新峰會上，Intel CEO帕特·基辛格重申Intel對開放生態系統的堅定信念——在未來的技術上進行開放式創新，提供選擇，幫助推動行業形成標準，並提供可以信賴的解決方案。 基辛格說指出：“有一點很清楚，技術對人類生存的各個方面越來越重要。展望未來十年，我們將看到一切都將繼續向數位化發展。” 基辛格表示，他此前一直在提“四大超級技術力量”，最近在與客戶、同行和媒體的交流中，覺得應該將“傳感和感知”（Sensing）加入其中。 萬物數位化不只是計算和連接，也在進一步“看到”一切，甚至還有我們“看不到”的，比如：識別目標，辨別位置，甚至機器也有了聽覺、味覺和嗅覺。 因此，基辛格認為，“超級技術力量”（superpowers）作為基礎性技術有五個：1）計算；2）連接；3）基礎設施；4）人工智慧；5）傳感和感知。 隨著這五大基礎的超級技術力量變得越來越普及，它們相互結合、互相加強，釋放出全新的可能性。 數字世界建立在摩爾定律之上。幾十年來，人們經常質疑摩爾定律是否繼續有效。 基辛格指出，結合RibbonFET、PowerVia兩大突破性技術，還有High-NA光刻機等先進技術，Intel希望到2030年在一個晶片封裝上可以有1萬億個電晶體。 Intel制定了4年內交付5個製程節點的大膽計劃。Intel 18A製程PDK 0.3版本現在已經被早期設計客戶採用（PDK也就是工藝設計工具包），測試晶片正在設計中，將於年底流片。 “摩爾定律——至少在未來的十年里依然有效。Intel將一往無前，挖掘元素周期表中的無限可能，持續釋放矽的神奇力量。”基辛格表示。 來源：快科技

NVIDIA RTX 40系列就要來了，不出意外會用上台積電N4 4nm工藝，在技術上可比三星N8 8nm強太多了。 權威博主kopite7kimi曝出最新猛料，RTX 40系列的大核心AD102，要用於RTX 4090、RTX 4090 Ti的，將會集成多達750億個電晶體！ 這幾乎要媲美加速計算用的GH100核心了，後者也是台積電4nm工藝，集成多達800億個電晶體，AD102隻差區區50億個。 另外，RTX 30系列大核心GA102集成了283億個電晶體，AD102是它的多達2.65倍，是近年來增幅最大的一次。 再往前，12nm TU102 186億個，12nm GV100 211億個，16nm GP102 120億個，它們的密度都是2500萬個/平方毫米，GA102大幅增加到了4510萬個/平方毫米。 AD102核心集成18432個CUDA核心，相比GA102增加約71％，顯存規格基本不變，不知道這麼多電晶體都用在了哪里。難道有秘密武器？ 現在的懸念就看AD102核心的面積有多大、集成度有多高了。 GA102 來源：快科技

AMD官宣了Zen4架構的銳龍7000系列，但只有型號、基礎規格、海外價格，內部架構設計要到性能解禁的時候才會公開。 不過，不少架構細節已經被扒了出來。 這是Zen4單個核心的內部布局圖，可以看到浮點單元、調度單元、分支預測單元、載入/存儲單元、解碼單元、TLB、uOP微操作緩存、一級指令和數據緩存、二級緩存。 對比來看，Zen4相比於Zen3不變的有一/三級緩存容量、發射寬度、浮點寬度等，變化的則有微操作緩存從4KB增至6.75KB，每核心二級緩存從512KB翻番至1MB，二/三級緩存延遲從12/46循環變成14/50循環，ROB、L1 BTB也變大了。 Zen4 CCD部分採用台積電5nm工藝，面積70平方毫米，相比7nm Zen3 83平方毫米縮小了15.7％，但集成度更高，電晶體數量從41.5億猛增到65.7億，增加了足足58％。 IOD部分從GF 12nm升級為台積電6nm，並集成了Zen3+銳龍6000H/U系列同款的部分電源管理功能、RDNA2架構的GPU圖形核心(2單元)，還有DDR5記憶體控制器、PCIe 5.0控制單元。 IOD的面積為124.7平方毫米，和Zen3 IOD 124.9平方毫米幾乎一模一樣。 僅從電晶體數量、核心面積上看，台積電工藝確實相當神。 來源：快科技

官宣半年之後，亞馬遜雲(AWS)自研的第三代處理器Graviton3終於落地商用了，應用於最新的C7g實例。 亞馬遜Graviton3也採用了時下流行的chiplets小晶片設計，封裝多達7個小晶片，一顆主晶片周圍圍繞著六顆輔助晶片。 造型布局很別致，腦洞大開的媒體還把亞馬遜雲的LOGO改了一下P上去，一個手腳齊全的小胖機器人呼之欲出。 這是內部結構簡圖。主晶片中是最多64個ARM架構核心，八橫八縱呈Mesh網格狀分布。 左右兩側的四個是DDR5記憶體控制器，目前信息是四通道。下方兩個則是PCIe 5.0控制器。 單獨把控制器做成小晶片，倒也是頭一次見。 製造工藝不詳，官方只透露集成了大約550億個電晶體。 性能方面，相比上代單核性能提升25％，浮點性能提升2倍，加解密性能提升2倍，機器學習性能提升3倍。 官方還稱，延遲一致性優於AMD霄龍、Intel至強，包括後者即將發布的下一代Sapphire Rapids。 多路並聯方面非常詭異，亞馬遜Graviton3不是傳統的雙路、四路，而是三路，也就是一個節點三顆處理器，計算密度因此比雙路輕松高出一半。 亞馬遜使用了一個名為Nitro的子卡，來統一管理三顆處理器，以及存儲、網絡、安全等。 來源：快科技

今年3月份，Intel CEO帕特基辛格（Pat Gelsinger）曾在投資交流活動中透露，Intel 18A工藝將比原定時間提前半年投產，現在Intel正用實際行動踐行著承諾。 本周，Intel在位於美國俄勒岡的D1X工廠舉辦隆重的Mod3擴建儀式，並將此地命名為戈登摩爾公園（Gordon Moore Park）。 Mod3的說法類似於我們遊戲中所謂的Mod，也就是模塊，實際上，這是Intel為D1X工廠打的第三個MOD「修正檔」，也是第二次擴建，投資高達30億美元。 D1X-Mod3的主要工作實際上從去年8月份就開始了，其重大意義在於，為工廠增加了2.5萬平米的潔淨室空間，將D1X擴大了20%，這便為最終足以搬進ASML的下一代最先進高數值孔徑（High NA）EUV光刻機TWINSCAN EXE:5200 EUV創造必要條件。 和服務Intel 3/4工藝的NXE 3000系列EUV光刻機相比，EXE 5200大了很多，突破了D1X原「天花板」。 回到18A工藝製程，提速後，最快可以在2024年三季度登場。 關於18A，簡單解釋下。其實按照Intel之前多年「老實」的命名習慣，其對應5nm+。但由於對手台積電、三星早就破壞了電晶體尺度定義規范，Intel索性也下場「肉搏」了。外界傾向於認為，18A對應18埃米，也就是1.8nm，對標的是台積電2nm。 修訂後的Intel最新工藝路線圖如下： 可以看到，今年開始到2024年，Intel的製程疊代將會非常緊湊，下半年會有第一代大規模使用EUV的Intel 4（原7nm），明年下半年則是最後一代FinFET電晶體的Intel 3（原7nm+）。 2024年會全面進入基於環繞柵極電晶體技術的RibbonFET電晶體時代，同時還有Intel獨創的PowerVia背面電路，首發是Intel 20A（原5nm），名義2nm。 Intel新老工藝命名及指標整理，供參考 來源：快科技

3月30日晚，(代號Alchemist)，首發移動端的Arc 3系列，後續還有更高端的Arc 5/7系列，並且會進入桌面、工作站。 Arc A系列晶片採用台積電N6 6nm工藝製造，一大一小兩個版本，代號DG2-512(ACM-G10)、DG2-128(ACM-G11)，分別集成32個、8個Xe核心與光追單元，首發的Arc 3系列就是基於後者小核心。 現在，我們終於知道了它們的面積、電晶體參數。 DG2-512大核心面積406平方毫米，集成電晶體217億個，密度為每平方毫米5340萬個，頂級型號Arc A770M FP32峰值浮點性能13.5TFlops。 它的對手是AMD Navi 22、NVIDIA GA104。 其中，Navi 22核心採用台積電7nm，面積336平方毫米，電晶體172億個，密度每平方毫米5120萬個，RX 6700 XT FP32浮點性能13.2TFlops。 GA104核心採用三星8nm，面積392平方毫米，電晶體174億個，密度平方毫米4440萬個，RTX 3070 Ti FP32浮點性能21.7TFlops。 對比來看，DG2-512面積更大、電晶體更多，密度也分別超出6％、20％，而單看浮點性能，A770M可以持平RX 6700 XT，但相比RTX 3070 Ti還差了多達38％。 之前有傳聞稱，Arc A系列顯卡性能最高可以摸到RTX 3070，但其實，RTX...

他來了他來了，老黃帶著英偉達的最新一代GPU來了。 之前大家猜的5nm錯了，一手大驚喜，老黃直接上了台積電4nm工藝。 新卡取名H100，採用全新Hopper架構，直接集成了800億個電晶體，比上一代A100足足多了260億個。 內核數量則飆到了前所未有的16896個，達到上一代A100卡的2.5倍。 浮點計算和張量核心運算能力也隨之翻了至少3倍，比如FP32就達到了達到60萬億次/秒。 特別注意的是，H100面向AI計算，針對Transformer搭載了優化引擎，讓大模型訓練速度直接 x 6。 （可算知道5300億參數的威震天-圖靈背後的秘訣了。） 作為一款性能爆炸的全新GPU，不出意外，H100將與前輩V100、A100一樣成為AI從業者心心念念的大寶貝。 不過不得不提，它的功耗也爆炸了，達到了史無前例的700W，重回核彈級別。 關於自研的Grace CPU，這次大會也公布了更多細節。 沒想到，老黃從庫克那里學來一手1+1=2，兩塊CPU「粘」在一起組成了CPU超級晶片——Grace CPU Superchip。 Grace CPU採用最新Arm v9架構，兩塊總共擁有144個核心，擁有1TB/的記憶體帶寬，比蘋果最新M1 Ultra的800GB/還高出一截。 基於全新CPU、GPU基礎硬體，這次發布會也帶來了下一代企業級AI基礎設施DXG H100、全球最快AI超算Eos。 當然，英偉達作為真正的元宇宙先驅，也少不了Omniverse上的新進展。 下面具體來看看。 首款Hopper架構GPU，性能暴增 作為上一代GPU架構A100（安培架構）的繼承者，搭載了全新Hopper架構的H100有多突飛猛進？ 話不多說，先上參數： 老黃可謂下血本，先是直接採用了台積電4nm工藝，電晶體一口氣集成了800億個。 要知道，上一代A100還只是7nm架構，這次發布會出來前，外界不少聲音猜測老黃會用5nm製程，結果一發布就給大家來了個大驚喜。 最恐怖的是CUDA核心直接飆升到了16896個，直接達到了A100的近2.5倍。（要知道從V100到A100的時候，核心也不過增加那麼一絲絲） 這次可不能感慨老黃刀法精準了。 再看浮點運算和INT8/FP16/TF32/FP64的張量運算，性能基本全部提升3倍不止，相比來看，前兩代的架構升級也顯得小打小鬧。 這也使得H100的熱功耗（TDP）直接達到了前所未有的700w，英偉達「核彈工廠」名副其實（手動狗頭）。 話又說回來，這次H100也是首款支持PCle 5.0和HBM3的GPU，數據處理速度進一步飛升——記憶體帶寬達到了3TB/。 這是什麼概念？ 老黃在發布會上神秘一笑：只需要20個H100在手，全球網際網路流量我有。 整體參數細節究竟如何，與前代A100和V100對比一下就知道了： △圖源@anandtech 值得一提的是，Hopper架構的新GPU和英偉達CPU Grace名字組在一起，就成了著名女性計算機科學家Grace Hopper的名字，這也被英偉達用於命名他們的超級晶片。 Grace Hopper發明了世界上第一個編譯器和COBOL語言，有「計算機軟體工程第一夫人」之稱。 訓練3950億參數大模型僅1天 當然，Hopper的新特性遠不止體現在參數上。 這次，老黃特意在發布會上著重提到了Hopper首次配備的Transformer引擎。 嗯，專為Transformer打造，讓這類模型在訓練時保持精度不變、性能提升6倍，意味著訓練時間從幾周縮短至幾天。 怎麼表現？ 現在，無論是訓練1750億參數的GPT-3 （19小時），還是3950億參數的Transformer大模型（21小時），H100都能將訓練時間從一周縮短到1天之內，速度提升高達9倍。 推理性能也是大幅提升，像英偉達推出的5300億 Megatron模型，在H100上推理時的吞吐量比A100直接高出30倍，響應延遲降低到1秒，可以說是完美hold住了。 不得不說，英偉達這波確實突入了Transformer陣營。 在此之前，英偉達一系列GPU優化設計基本都是針對卷捷豹構進行的，接近要把「I love 卷積」這幾個字印在腦門上。 要怪只怪Transformer最近實在太受歡迎。（手動狗頭） 當然，H100的亮點不止如此，伴隨著它以及英偉達一系列晶片，隨後都會引入NVIDIA NVLink第四代互連技術。 也就是說，晶片堆堆樂的效率更高了，I/O帶寬更是擴展至900GB/。 這次，老黃還著重提到了GPU的安全性，包括實例之間具有隔離保護、新GPU具有機密計算功能等。 當然，數學計算能力也提升了。 這次H100上新的DPX指令可以加速動態規劃，在運算路徑優化和基因組學在內的一系列動態規劃算法時速度提升了7倍。 據老黃介紹，H100會在今年第三季度開始供貨，網友調侃「估計也便宜不了」。 目前，H100有兩個版本可選： 一個就是功率高達700W的SXM，用於高性能伺服器；另一個是適用於更主流的伺服器PCIe，功耗也比上一代A100的300W多了50W。 4608塊H100，打造全球最快AI超算 H100都發布了，老黃自然不會放過任何一個搭建超級計算機的機會。 基於H100推出的最新DGX H100計算系統，與上一代「烤箱」一樣，同樣也是配備8塊GPU。 不同的是，DGX H100系統在FP8精度下達到了32 Petaflop的AI性能，比上一代DGX A100系統整整高了6倍。 各GPU之間的連接速度也變得更快，900GB/的速度接近上一代的1.5倍。 最關鍵的是，這次英偉達還在DGX H100基礎上，搭建了一台Eos超級計算機，一舉成為AI超算界的性能TOP 1—— 光就18.4 Exaflops的AI計算性能，就比日本的「富岳」（Fugaku）超級計算機快了4倍。 這台超算配備了576個DGX H100系統，直接用了4608塊H100。 即使是傳統科學計算，算力也能達到275...

12月22日，中國集成電路設計業2021年會暨無錫集成電路產業創新發展高峰論壇（ICCAD 2021）舉行。 據媒體報導，會上，台積電南京公司總經理羅鎮球表示，台積電將於明年3月推出5nm汽車電子工藝平台，汽車工藝產品會符合所有汽車安全規則。 同時，他還透露，台積電將在2nm節點推出Nanosheet/Nanowire的電晶體架構並採用新的材料。 羅鎮球最後表示台積電從今年開始大幅提升資本開支，在2021年-2023年，會在已擴產的基礎上投資超過1000億美元。 Nanosheet/Nanowire電晶體應該取代的是FinFET（鰭式場效應電晶體），不同於三星在3nm上直接上馬GAA（環繞柵極電晶體），台積電3nm（至少第一代）仍延續FinFET。 資料顯示，FinFET（又稱3D電晶體）系華人教授胡正明於1999年發明，他出生於北京豆芽菜胡同，曾任台積電首席技術官。FinFET第一代由Intel在2012年的22nm節點應用量產，當時台積電、三星還停留在28nm工藝。 直到Bulk CMOS工藝技術在20nm走到盡頭之後，胡教授發明的FinFET和FD-SOI工藝得以使三星/台積電的14nm/16nm延續摩爾定律傳奇至今。 來源：快科技

在日前的2021 IEEE IDM(國際電子器件會議)上，Intel公布、展示了在封裝、電晶體、量子物理學方面的關鍵技術新突破，可推動摩爾定律繼續發展，超越未來十年。 據介紹，Intel的組件研究團隊致力於在三個關鍵領域進行創新： 一是通過研究核心縮放技術，在未來產品中集成更多電晶體。 Intel計劃通過混合鍵合(hybrid bonding)，解決設計、製程工藝、組裝難題，將封裝互連密度提升10倍以上。 今年7月的時候，Intel就公布了新的Foveros Direct封裝技術，可實現10微米以下的凸點間距，使3D堆疊的互連密度提高一個數量級。 未來通過GAA RibbonFET電晶體、堆疊多個CMOS電晶體，Intel計劃實現多達30-50％的邏輯電路縮放，在單位面積內容納更多電晶體。 後納米時代，也就是埃米時代，Intel將克服傳統矽通道的限制，用只有幾個原子厚度的新型材料製造電晶體，可在每個晶片上增加數百萬各電晶體。 二是新的矽技術。 比如在300毫米晶圓上首次集成基於氮化鎵的功率器件、矽基CMOS，實現更高效的電源技術，從而以更低損耗、更高速度為CPU供電，同時減少主板組件和占用空間。 比如利用新型鐵電體材料，作為下一代嵌入式DRAM技術，可提供更大記憶體容量、更低時延讀寫。 三是基於矽電晶體的量子計算、室溫下進行大規模高效計算的全新器件，未來有望取代傳統MOSFET電晶體。 比如全球首例常溫磁電自旋軌道(MESO)邏輯器件，未來有可能基於納米尺度的磁體器件製造出新型電晶體。 比如Intel和比利時微電子研究中心(IMEC)在自旋電子材料研究方面的進展，使器件集成研究接近實現自旋電子器件的全面實用化。 比如完整的300毫米量子比特製程工藝流程，不僅可以持續縮小電晶體，還兼容CMOS製造流水線。 來源：快科技

由斯科爾沃（Skoltech）和 IBM 帶領的一支國際研究團隊，剛剛打造了一種極其節能的「光開關」（Optical Switch）。得益於對光子的操縱能力，其致力於取代傳統計算機上的電子電晶體。除了省電和無需額外冷卻，其速度還提升到了每秒 1 萬億次，較當前頂級商用電晶體領先 100~1000 倍。 研究配圖 - 1：有機物中極端非對稱性的原理示意 在 2021 年 9 月 22 日發表於《自然》（Nature）雜誌上的一篇文章中，研究一作 Anton Zasedatelev 博士評論指出：新裝置如此優異的節能特性，得益於它只需要幾個光子即可切換。 該校混合光子學實驗室負責人 Pavlos Lagoudakis 教授補充道：盡管在全光協處理器中使用這一原理驗證的演示還有很長一段路要走，但它們其實已在斯科爾沃（Skoltech）理工學院的實驗室中順利實現了僅用一個光子來完成切換。 據悉，光子是自然界中存在的最小的光粒子，因而除了功耗，在這之外也沒有太大的改進空間。大多數現代電子電晶體都需要數十倍的能量才能完成切換，而單電子方案又較高效電晶體要慢得多。 除了性能問題，可與之競爭的節能型電子電晶體還需要龐大的冷卻裝置提供支撐，而額外的能源開銷又嚴重影響到了運營成本。作為對比，新型單光子非線性「光開關」卻能夠在室溫下輕松運行。 研究配圖 - 2：阿托焦（Attojoule）極子化開關 除了實現類似電晶體的主要功能，「光開關」還可作為一個組件，以光信號的形式在設備間實現連接和數據傳輸。此外也能夠作為一個放大器，將入射雷射器的強度提升多達...

8 月 13 日消息，隨著三星、英特爾、台積電、IBM 等半導體廠商相繼發布新電晶體結構的進展，半導體行業正處於電晶體結構轉變的前夜。雖然晶片行業從不急於採用新的電晶體結構進行量產，但如果想要生產 3nm 或 2nm 製程的邏輯晶片，英特爾、三星、台積電等廠商必須從當前的鰭式場效應電晶體結構（FinFET）逐漸過渡到納米片結構（Nanosheets）。 堀口直人是 IMEC（比利時微電子研究中心）邏輯 CMOS 微縮項目主管，曾在富士通實驗室和加州大學聖巴巴拉分校等機構任職。目前，堀口直人的研發重點就是 2nm 以下的 CMOS 器件。 以下是芯東西對堀口直人就 3nm 電晶體結構發展回顧的完整編譯。 ▲ IMEC 邏輯 CMOS 微縮項目主管堀口直人 納米片結構：進一步增強驅動電流兼具可變性 一直以來，為了追尋摩爾定律，半導體產業在微縮邏輯 CMOS...

一個人，到底能肝到什麼程度？最近B站上大火的一個視頻，或許給了這個問題一個完美詮釋：純！手！工！自製CPU！這位叫做「奶味的」Up主，耗時整整半年，用他那雙勤勞的雙手，「逐點」焊接，最終打造出了一個完整CPU！ 手工做一個CPU能用麼？ 當然可以，他還做了一個demo展示，來看一下效果吧。 純手工「肝」出一個CPU，還成功運行了流水燈效果，直接引發了一大波網友們的驚呼： 肝帝！焊武帝！ 人長在肝上了！ （感受下這滿屏的Respect） 接下來，讓我們一同看下「肝帝」自製CPU的完整過程。 純手工自製CPU 其實在發布這個視頻之前，Up主便在貼吧中「開玩笑」的說了句： CPU太貴了，買了顯卡就買不起CPU，手工捏個出來…… 萬萬沒想到，真的是說干就干。 據這位Up主介紹，他主要採用了3個原材料： 二極體、三極體和電阻。 通常來講，CPU的結構可以大致分為運算邏輯部件、寄存器部件和控制部件等。 而他最先「下手」的，就是CPU的寄存器部分。 Up主設計了一個6位的移位寄存器： 它的作用不僅能用來存儲，還能在時鍾信號的控制下，將數據進行進行逐次右移或左移。 簡單來說就像是一個交警叔叔，當數據從一個方向進來的時候，這個移位寄存器可以指揮它什麼時候該往哪里走。 Up主處理的第二個結構，是程序計數器 （PC）。 它作用簡單來說，就是記錄程序運行的位置。 而這也是整個項目下來最耗時、最復雜的部分，花了整整3個月之久。 程序計數器涉及的功能那可就多了。 像最基本的就是挨個字節讀完指令後，計數要自動+1；而CPU重啟之後，計數便會清零。 而且在不同的條件之下，還要能實現直接跳轉、調用函數、函數返回等功能。 聽著就有夠復雜的了。 奈何，除此之外，還時常伴隨著各種各樣的「玄學問題」。 Up主就舉了個例子： 花了一個多星期才在最深處找到一隻焊反的二極體…… 但功夫不負有心人，在經歷3個月令人頭禿的時光之後，最復雜的模塊還是被他搞定了。 上電測試也沒有問題： 然後就是硬碟（ROM）和記憶體（RAM）。 這是CPU外的比較龐大兩個部分要手搓一個不太現實。 因此，Up主用上了比較容易操作的hm628512來做ROM和RAM： △左：RAM和指針 右：ROM 再將ROM和RAM組裝上去，現在CPU的基礎模塊已經基本完成了。 接下來就是打造指令解碼器。 它主要是用於把傳到這里的CPU指令，進行解析運行： 再把做加減乘除的運算器（ALU）加上去： 最後還得再焊一個通用緩存上去： 現在，這個全部由三極體、二極體和電阻焊接而成的CPU就完成了！ 看到這密密麻麻的元件，工程量的浩大就不用多說。 也難怪能讓一眾網友直呼「肝帝」了。 還有純手寫最原始代碼 以為純手工焊接就完了？ 不不不，還有更硬核的。 因為這個CPU的指令集和架構都是自主研發的，所以沒有適配的程式語言。 那怎麼能讓它跑起來呢？ 這位Up主的對策是： 純手寫最原始代碼——二進位編程！ 噫吁嚱！噫吁嚱！ 這一手露的，直接引發了網友們的第二波高潮： 手寫指令集，牛皮！這才是真·寫代碼！ 直接上機械碼，太狠了吧！ 然後……然後…… Up主竟然就開啟了上古編程模式——「扣」程序！ 面對此情此景，怎麼一句「絕絕子」了得。 …… 一切准備工作就緒。 接下來，便是見證奇跡的時刻。 亮燈，跑起！ 但最開始，程序的運行並不是一帆風順。 即便大神重啟了幾次，跑馬燈的效果偶爾還是出現問題。 但bug很快被找到了： 有個地方斷開了。 與此同時，因為還沒有I/O接口，所以測試使用的燈是臨時寄存器的燈。 而且左移指令和跳轉指令都使用了同一組燈。 因此，流水燈的效果就不是非常明顯。 於是，大神重新編程，使CPU跳轉到0X0F處運行。 如此一來，在跳轉時燈就是滅的，給左移指令讓出了一條路。 一切修改完畢，重新「扣」程序，啟動！ 這一次，就沒有任何的異常了。 走進「肝帝」大神 在看完這波「神級」操作之後，想必大家都想了解這位大神。 量子位幫你實現這個夢想。 大神原名林乃衛，廣西北海人。 做這個項目的靈感，來源於在他寫代碼時分析可執行文件中的二進位。 那時候大神便萌生出了一想法： CPU是怎麼執行這一串0101的？ 在結合數電課程的知識之後，大神猜測到了大致的原理，於是就想試一試。 最初他想用門級電路來做的，但是感覺難度不是很高，又想把整個過程從零開始理解透。 於是，便決定從最基礎的模擬電路開始。 而整個過程最難的部分，便是「器件每一級的連接」和「CPU的運行速度」： 在此之前沒有看過關於CPU原理方面的書籍，是靠自己對門電路的理解而設計的一套電路 ，想設計一套屬於自己的架構。 從最基礎的三極體開關到門級電路，網上找的電路圖根本沒法用，需要自己設計。雖然設計好後理論通過了，但是門級之間組合成功能級器件就有新的問題，功能級的電路再多個 組合起來成為功能模塊又會產生新的問題，模塊與模塊之間連接更會產生新的問題。 這每一級的問題都很有可能要修改基礎電路，然後又會從頭開始產生新的問題。 因為沒有專業的設備去調試，我用的是一盞LED和蜂鳴器，想盡辦法也將速度提高到100kHz左右 而已,這是十分慢的，過程也十分艱難。 至於器件方面，大神均是從網上購得，然後再將它們一點一點地焊接成為模塊。 這個CPU大致耗費了1000多個三極體、2000多個二極體，電阻數量也達到了2000多，焊點近萬。 目前的費用大概花了1000多元。 而網友在彈幕中調侃居多的，還有製程方面的問題。 據大神介紹： 要是非得給它定個工藝製程，那就是2.54mm，比先進的3納米大了將近1百萬倍。 最後，Up主還表示，將在接下來的工作中，持續完善CPU的功能，讓它能夠運行更加復雜的程序。 對此，你期待了嗎？ 來源：cnBeta

據美國《每日科學》網站4日報導，美國研究人員在節能型光電電晶體方面取得突破性進展，研製出一種新型突觸型光電電晶體。這類設備有望幫助計算機在處理視覺信息時更像人腦，可用作自動駕駛車輛等的傳感器。 在這一最新研究中，美國能源部國家可再生能源實驗室（NREL）的研究人員將鈣鈦礦型納米晶體與單壁碳納米管網絡結合，創造出這一新型光電電晶體。鈣鈦礦是一種新型半導體，已被證明能高效地將太陽光轉化為電能，並在很多領域顯示出巨大的應用前景。 當研究人員用雷射照射新光電管時，發現了驚人的電反應。研究論文合著者約瑟夫·路德說：「通常情況下，電流吸收光後，會短暫流動一段時間，但在新光電電晶體中，電流會持續流動。」 這種現象被稱為「持久光電導」，是「光存儲」的一種形式。所謂「光存儲」指照射到設備上的光能可以作為電流存儲在「存儲器」中，這種現象還可以模擬大腦內用來儲存記憶的突觸。 通常情況下，持續的光電導需要低溫和/或高工作電壓，但電流峰值只會持續一瞬間。而在最新研究中，持久的光電導在室溫下產生電流，並在光關閉後持續一個多小時。研究還發現，只需低電壓和低光強度就可做到這一點，表明存儲記憶體所需的能量也很低。 科學家們一直致力於研究光學存儲和神經形態計算——用計算機模擬人腦儲存信息的方式，希望創建出能模擬大腦功能的人工神經網絡。大腦使用由神經元組成的「神經網絡」工作，這些神經元通過突觸與其他神經元相互作用，這種高度互聯的網絡是大腦能快速高效處理信息的主要原因之一。 研究人員稱，鑒於人腦收集的很多信息都源於視覺感知，新研製出的這些突觸型電晶體可以整合到圖像識別系統中。 研究合作者、詹妮弗·布萊克本表示：「這些傳感器陣列可以接收圖像，結合訓練和學習算法可用於人工智慧和機器學習類程序。這類系統有望提高自動駕駛車輛等應用中的能源效率、性能和可靠性。」 總編輯圈點 電晶體無疑是現代電子設備和產品的關鍵要素。但在數十年神話式發展之後，電晶體開始面臨越來越高的製造難度——一方面是日益趨近的物理極限，很難繼續通過原有製造方式大幅提高處理能力；另一方面則是能耗所帶來的巨大挑戰。為克服困境，科學家們開始尋找符合神經形態計算機特性的新材料和新器件，畢竟，人腦才是自然界中兼具了高效與節能的信息處理系統。現在，突觸型光電電晶體的研究已成為科研界的一大目標，這也是未來構建高效率的神經網絡計算機的重要技術參考。 來源：cnBeta

2019年9月，半導體企業Cerebras Systems發布了，台積電16nm工藝製造，面積達46225平方毫米，內部集成了1.2萬億個電晶體、40萬個AI核心、18GB SRAM緩存，支持9PB/記憶體帶寬、100Pb/互連帶寬，而功耗也高達15千瓦，主要用於AI加速計算。 美國能源部就看中了它，打造了兩套計算系統CS-1，，用來搭配超級計算機，同步進行AI和增強計算。 Cerebras今天宣布了第二代WSE-2，製造工藝升級為台積電7nm，面積維持在46225平方毫米，因為如此龐大的晶片，一塊300mm晶圓也只能造出一塊，製造和封裝工藝直接決定了晶片面積。 得益於工藝升級，集成電晶體數量達到了恐怖的4.6萬億個，密度也達到每平方毫米5624.6萬，均增加了1.17倍，因此核心數量增至85萬個，增加了1.13倍，另外SRAM緩存容量增至40GB，記憶體帶寬來到20PB/，互連帶寬來到220Pb/，都增加了1.22倍。 作為對比，作為曾經最大的台積電7nm工藝晶片，NVIDIA A100的面積也不過826平方毫米，緩存才40MB。 Cerebras還設計了一套系統，可以繞過任何製造缺陷，保證100％的良品率，畢竟壞掉一顆，就直接廢掉一塊晶圓。 事實上，Cerebras最初設計了1.5％的核心冗餘，也就是允許壞掉12750個，但是後來發現台積電7nm工藝已經相當成熟，根本不需要浪費這麼多額外核心。 WSE-2 85萬個核心通過2D Mesh平面網格布局互連，輔以FMAC數據路徑，並定製了編譯器，便於開發應用。 與美國能源部合作的第二代CS-2系統，整體設計基本不變，而在各項規格翻了一番還多之後，整體功耗基本不變，今年第三季度投用。 來源：快科技

在計算機領域摩爾定律可謂無人不知無人不曉，在幾十年的集成電路發展史中，其伴隨著整個行業的發展。不過自22納米工藝後，CPU的工藝發展放緩了腳步，在經歷了較長的時間後，我們才見到了14nm及7nm工藝。在近日的Silicon 100峰會中，目前已在英特爾任職的著名晶片設計師Jim Keller稱摩爾定律並沒有死亡。 圖片來自Unpslash 根據Wired的報導，在峰會演講中包括Jim Keller在內的多位晶片設計大拿都有參加，其中有關摩爾定律的演講卻是眾人的關注點。在演講中，Jim Keller稱他並不拘泥於定律本身，他更關注的是物理和抽象理論。摩爾定律是數百萬人共同維護的幻覺。 所以當不拘泥於單純的摩爾定律後，提升晶片性能還有更多的辦法。如目前英特爾在極紫外光刻（EUV）方面的努力，同時基於納米線的更小電晶體也預計在不久後到來。英特爾還在嘗試其他方法，比如將晶片垂直構建（3D堆疊）技術，通過這種方法縮短晶片之間的距離並降低功耗。他們已經找到方法，使用英特爾10nm工藝實現提升50倍電晶體密度的方法。 今年一月，英特爾推出了Lakefield晶片，展示了英特爾的Foveros 3D封裝工藝，可以在小空間中實現更多的計算能力。而製造更快的計算機，這是Jim Keller最想做的事情。 作為一位久經考驗的晶片設計師，Jim Keller完成過眾多出色晶片的設計工作，對晶片的發展也有自己的見解。在摩爾定律提出的54年里，計算機的發展也引領了世界的發展，所以我們需要更快的計算機，同時摩爾定律也需要再次發展。 ...