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隨著7nm Zen3產能的改善，AMD的銳龍5000系列供貨好轉，今年依然會是主力。但AMD接下來的路線圖還是非常精彩，2023年就要上3nm的Zen5架構了。 推特用戶Bullsh1t_Buster ​​​日前曝光了AMD的桌面、移動版處理器及顯卡的路線圖，信息量很大，簡單來看下。 桌面版處理器中，今年還會有一個特殊版的Zen3處理器，就是前不久AMD展示過的3D堆棧版Zen3，每一個計算晶片上都堆疊了64MB SRAM，官方稱之為「3D V-Cache」，可作為額外的三級緩存使用，這樣加上處理器原本集成的64MB，總的三級緩存容量就達到了192MB。 這個緩存加強版的處理器代號Brecken Rdige，今年底問世，預計遊戲性能可提升15%，對付Intel的12代酷睿Alder Lake應該不會吃虧。 2022年就輪到5nm Zen4出場了，代號Raphael，應該會是銳龍6000系列，記憶體也會從DDR4升級到DDR5，APU版集成的GPU核心也會升級到RDNA2架構。 2023年又要升級了，製程工藝升級到3nm，架構升級到Zen5，GPU倒是不會變，還是RDNA2。 移動處理器方面，今年的Cezanne系列不會升級了，明年會有6nm工藝的Rembrant，升級Zen3+架構、RDNA2顯卡、DDR5/LPDDR5記憶體。 2023年才會升級到5nm Zen4架構，代號Phoenix，不過GPU、DDR5/LPDDR5記憶體也不會變化，甚至到2024年的Strix Point處理器也不會變，只是CPU升級到3nm Zen5。 顯卡方面，今年還會是7nm RDNA2繼續補完，2022年升級RDNA3架構，用上革命性的小晶片封裝，但製程工藝有5nm、6nm兩種，可能IO核心是6nm工藝，計算核心為5nm工藝。 RDNA4架構的GPU要到2024年之後才會問世，升級更先進的小晶片封裝，工藝會升級到3nm、5nm。 來源：遊民星空

10nm及更先進的製程工藝，目前只有Intel、台積電和三星實現了量產。 日前，Digitimes整理了三大晶圓廠在10nm、7nm、5nm、3nm、2nm的技術指標演進對比圖，這里使用的是電晶體密度（每平方毫米電晶體數量）。 10nm時代，Intel做到了每平方毫米1.06億顆電晶體，是台積電和三星的兩倍。 7nm時代，Intel預估可以做到每平方毫米1.8億顆電晶體，台積電9700萬顆/平方毫米、三星9500萬顆/平方毫米。 5nm時代，Intel預估可以做到每平方毫米3億顆電晶體，台積電1.73億顆/平方毫米、三星1.27億顆/平方毫米。 這樣來看的話，Intel的10nm相當於台積電/三星7nm、Intel 7nm相當於台積電/三星5nm的說法有一定道理。 不過，從5nm可以明顯看出，在電晶體密度上，三星已經明顯落後。 放眼3nm，台積電大概可以做到2.9億顆/平方毫米，三星可以做到1.7億顆/平方毫米，三星的指標甚至連Intel 7nm都不如。 來源：快科技

就在Intel自己的7nm工藝都難產的時候，市場突然傳聞他們的3nm晶片已經在測試中了，，而且訂單數量激進，取代蘋果成為台積電最大3nm客戶。 消息人士稱，Intel已經規劃了至少兩款基於台積電3nm工藝的晶片產品，分別是筆記本CPU和伺服器CPU，最快2022年底投入量產。 按照台積電之前的說法，相較於5nm，3nm工藝性能提升10~15%，功耗降低了25~30%。 對於這一消息，台積電方面今天回應稱不予置評，不會對市場傳聞做出表態。 不過這種不表態的官方回應實際上信息量不少，業界有關Intel找台積電代工的傳聞早就存在，Intel之前也沒有明確拒絕過代工的方式，提到了外包或者自產的三個選擇原則，要全面評估成本、產能及生產彈性等三大因素。 3月份基辛格就任CEO之後，Intel的一大重點確實是提升自己製造先進晶片的比例，為此不惜投資200億美元建設兩座晶圓廠。 不過Intel目前透露的工藝路線圖最多延續到7nm、5nm，再往後的自研3nm一直沒信息，找台積電代工的可能性是不能排除的。 來源：快科技

Intel將在部分產品上使用台積電代工幾乎已經是板上釘釘的事情，但出乎意料的是，上來就要用3nm。 財經媒體最新報導稱，蘋果和Intel將首批採用台積電的下一代先進技術，即3nm製程，相關晶片的測試已經悄然開始（是否意味著流片，還沒有確切答案）。 蘋果用3nm肯定不意外，Intel如此激進倒是稍稍讓人沒想到。甚至，Intel向台積電評估的產量，超過了蘋果的下單規模。 按照台積電的說法，相較於5nm，3nm工藝性能提升10~15%，功耗降低了25~30%。 消息人士稱，Intel已經規劃了至少兩款基於台積電3nm工藝的晶片產品，分別是筆記本CPU和伺服器CPU，最快2022年底投入量產。 在回應媒體求證時，Intel僅確認正與台積電合作2023年的相關產品。 可做聯系的動態是，Intel自家的先進工藝屢屢延期，10nm至強剛剛宣布從今年底推遲到明年第二季度，7nm更是要等到2023年。 另外，考慮到AMD也是台積電的親密夥伴，若是在3nm被Intel搶先，恐怕不是滋味。 來源：快科技

三星在2020年的時候，宣布攻克了3nm工藝節點的關鍵技術GAAFET全環繞柵極電晶體工藝，預計會在2022年正式推出新工藝，並在今年3月份的IEEE國際集成電路會議上，介紹了該工藝的相關細節。 據三星介紹，該工藝節點稱為3GAE，其電晶體的結構使得設計人員可以通過調節電晶體通道的寬度來精確地對其進行調諧，以實現高性能或低功耗。較寬的薄片可以在更高的功率下實現更高的性能，而較薄/較窄的薄片可以降低功耗和性能。相比7LPP工藝，3GAE可以在同樣功耗下讓性能提高30%，或同樣頻率下能讓功耗降低50%，電晶體密度最高可提高80%。此前三星表示，採用3GAE工藝技術已正式流片。 不過據SemiAnalysis報導，採用了新技術的3GAE工藝節點似乎沒那麼順利，批量生產推遲到了2024年。如果情況屬實，這意味著三星在製造工藝上會繼續落後於台積電（TSMC）。得益於新材料和新技術的運用，按照台積電的規劃，2024年會將2nm工藝投入生產。 目前英特爾在10nm以下工藝的研發工作進展緩慢，早已落後於台積電和三星，短時間內也難以趕上。三星被視為最有機會趕上台積電的半導體製造廠商，特別是在3nm工藝節點上，比台積電更早引入GAAFET全環繞柵極電晶體工藝（台積電要到2nm工藝才會應用），被認為是趕超的關鍵。 ...

全球目前量產的 最先進工藝是5nm，台積電明年就要量產3nm工藝，不過3nm節點他們依然選擇FinFET電晶體技術，三星則選擇了GAA技術，日前三星也成功流片了3nm GAA晶片，邁出了關鍵一步。 在3nm節點，三星比較激進，直接選擇了下一代工藝技術——GAA環繞柵極電晶體，通過使用納米片設備製造出了MBCFET（Multi-Bridge-Channel FET，多橋-通道場效應管），該技術可以顯著增強電晶體性能，主要取代FinFET電晶體技術。 根據三星的說法，與5nm製造工藝相比，3nm GAA技術的邏輯面積效率提高了35%以上，功耗降低了50%，性能提高了約30%。 三星早在2019年就公布了3nm GAA工藝的PDK物理設計套件標準，這次3nm晶片流片是跟Synopsys合作完成的，雙方聯合驗證了該工藝的設計、生產流程，是3nm GAA工藝的里程碑。 不過三星、Synopsys並沒有透露這次驗證的3nm GAA晶片的詳情，官方只說GAA架構改進了靜電特性，提高了性能，降低了功耗。 3nm GAA工藝流片意味著該工藝量產又近了一步，不過最終的進度依然不好說，三星最早說在2021年就能量產，後來推遲到2022年，但是從現在的情況來看，明年台積電3nm工藝量產時，三星的3nm恐怕還沒准備好，依然要晚一些。 來源：快科技

作為全球第一大晶圓代工廠，尤其是率先量產了先進的7nm、5nm工藝之後，台積電已經成為影響全球半導體產業的重要一環。接下來台積電還會量產3nm工藝，然而海外投資者這時候看衰台積電，認為3nm節點太貴，台積電將失去關鍵優勢。 台積電現在業績正佳，不少投行都是看好未來的，但也有投行發表了相反的看法，認為台積電被高估了，將其股價評級為中性，目標股價下調到580新台幣，比其他同行的目標價少了20%左右。 台積電被看衰的一個重要因素就是3nm工藝，原來台積電預計2022年量產3nm工藝，最近有傳聞說是會延期，不過就算沒有延期，3nm工藝巨大的投資也會提高成本，導致台積電的代工承壓，失去了關鍵性的議價優勢，它們的毛利率在2022-2023年會跌破50%，低於預期的52%。 除了3nm成本問題之外，台積電的先進工藝還會受到其他技術的影響，比如業界正在採納的3D晶片封裝，通過這種技術也可以降低能耗，而不再是單純依賴工藝微縮，台積電3nm甚至未來的2nm工藝需求也會減少。 來源：遊民星空

作為全球第一大晶圓代工廠，尤其是率先量產了先進的7nm、5nm工藝之後，台積電已經成為影響全球半導體產業的重要一環。接下來台積電還會量產3nm工藝，然而海外投資者這時候看衰台積電，認為3nm節點太貴，台積電將失去關鍵優勢。 台積電現在業績正佳，不少投行都是看好未來的，但也有投行發表了相反的看法，認為台積電被高估了，將其股價評級為中性，目標股價下調到580新台幣，比其他同行的目標價少了20%左右。 台積電被看衰的一個重要因素就是3nm工藝，原來台積電預計2022年量產3nm工藝，最近有傳聞說是會延期，不過就算沒有延期，3nm工藝巨大的投資也會提高成本，導致台積電的代工承壓，失去了關鍵性的議價優勢，它們的毛利率在2022-2023年會跌破50%，低於預期的52%。 除了3nm成本問題之外，台積電的先進工藝還會受到其他技術的影響，比如業界正在採納的3D晶片封裝，通過這種技術也可以降低能耗，而不再是單純依賴工藝微縮，台積電3nm甚至未來的2nm工藝需求也會減少。 來源：快科技

在半導體工藝延伸到7nm之後，光刻機越來越重要，EUV光刻機現在只有荷蘭ASML能生產。不過光有EUV設備也是不行的，美國半導體設備公司應用材料日前展示了一款全新的設備，能將7種工藝整合在一起，可用於3nm工藝。 美國應用材料公司是全球第一大半導體設備公司（ASML今年有望超越他們），雖然不做光刻機，但他們的PVD、CVD沉積設備等也是半導體製造中不可少的，也是限制台積電、三星、Intel等公司提升工藝的關鍵。 他們現在研發的設備名為Endura Copper Barrier Seed IMS，是用於邏輯晶片布線的，隨著電晶體的縮小，晶片布線也是個難題，而且導線越小電阻越大，從7nm微縮到3nm的話，電阻就會增加10倍，這會帶來更高的功耗，讓工藝微縮失去意義。 現在這套設備可以在真空環境下，將ALD、PVD、CVD、銅回流、表面處理、界面工程和計量等七種工藝處理集成到一個系統中完成，不僅簡化了操作，同時還降低了50%的電阻，晶片的性能及能效更高。 有了這個設備，三星、台積電及Intel從7nm延伸到3nm也有了可能，因為邏輯布線占的功耗已經達到了晶片功耗的1/3。 來源：快科技

大小核CPU架構設計在移動領域已經普及了很多年，現在終於要進入主流桌面和筆記本了。Intel Lakefield是第一次嘗試，年底的Alder Lake 12代酷睿將會正式開啟這一新的征程，Windows也會同步優化，加入新的任務調度機制。 AMD尚未公開在大小核方面的規劃，但是傳聞稱，，其中大核心是Zen5，小核心是Zen4D，並採用3nm製造工藝，還將集成RDNA GPU。 近日，美國專利與商標局公布了AMD申請的一份專利，主題為「異構處理器之間的任務轉移」，提交時間是2019年12月，顯然AMD早就在研究大小核了，而且有了成熟的運行體系。 根據專利描述，AMD基於一種或多種條件，在大核心、小核心之間分派任務，包括執行時間、最大性能狀態記憶體需求、記憶體直接訪問、平均待機狀態閾值等等。 如果滿足一種或多種條件，任務就會從大核轉到小核，或者從小核轉到大核。 從專利圖上看，AMD的專利更突出小核心的作用：任務分派首先走小核心，然後視情況決定由小核心執行，還是再轉交給大核心；如果大核心執行過程中發現浪費算力，還可以隨時再轉給小核心。 大小核架構的最大難點就是如何將任務負載即時分派給最適合的核心，保證大小核心都以最高效率運行，從而兼顧高性能和低功耗，不至於出現「一核有難、九核圍觀」的窘境。 這一點，手機上曾經遇到過，Intel Lakefield也一度相當尷尬，需要在硬體、系統、軟體各個層面都做好優化才行。 Intel 12代酷睿將在今年嘗鮮，明年的Raptor Lake 13代酷睿繼續深化，AMD Zen5架構的銳龍8000系列預計要到2023年才會面世，相信到時候無論系統還是軟體都應該在大小核上有了足夠的優化。 來源：快科技

五月初，IBM宣布2nm工藝製程取得重大技術突破引發一番熱議，提醒業界5nm處理器已經大規模市場化，晶片巨頭們也已進入下一輪製程競賽：三星披露其即將推出的3nm工藝將基於下一代電晶體類型全柵極（GAA）FET，台積電也計劃將FinFET擴展到3nm，然後到2024年左右遷移到2nm的納米片FET。 一直以來，晶片巨頭都將先進位程作為競爭的目標，一方面是將摩爾定律奉為圭臬，力爭做到功耗、性能和面積（PPA）的平衡，另一方面隨著節點命名規則的混淆，先進位程逐漸演變為廠商的營銷策略。但更先進的製程長期以來代表著技術的領先性，以及更高的性能和更低的功耗，因此格外受到外界關注。 事實上，先進位程對晶片巨頭而言固然重要，但並非唯一重要的評判標準，正如IBM 2nm距離真正量產還需大約兩年時間，與先進位程的研發同等重要的，還有晶片良率。 1%的良率意味1.5億美元淨利潤，晶片順利量產的必經之路 一般而言，新節點誕生的完整過程，需要經過前期研發和後期工廠驗證，在風險試產的過程中逐漸提升良率，達到一定標準後才能正式量產，進入市場。  「通常而言良率要達到85%以上才能順利量產，低良率不僅意味著虧損，也代表劣質低效，即便是最終被應用了，也可能出現異常，會給使用者帶來不好的體驗，所以良率是一個非常嚴肅的問題。」聚焦晶圓製造良率問題的中國企業眾壹雲的創始人之一、戰略咨詢專家李海俊告訴雷鋒網。 不過，85%的良率並不是一個標準的參考線。半導體行業資深人士陳一（化名）向雷鋒表示，工廠一般有大致達標的良率供參考，對於一定達到什麼數值才能算真正進入量產，每個公司認定標準不同，除了良率，還要看良率的一致性。 專注幫助晶片設計公司以及晶圓製造廠改善良率的普迪飛半導體公司資深技術總監王健也向雷鋒網(公眾號：雷鋒網)表示，不同的公司、不同的產品與設計不盡相同，沒有放之四海而皆準的統一標準。「一般而言，手機等消費級產品量大，良率更高，汽車、航空等晶片產品其類製造流程中會做一些特定的改進，復雜的製造流程加上更加嚴格的指標和要求，導致其最終良率會比消費類低，售價也相應高一些。」王健補充到。 需要注意的是，雖然較低的晶片良率有可能會影響到最終的成品情況，但晶片良率與產品合格率有所區別。「晶片製造過程中會引入各種各樣的不確定因素，流程缺陷、環境中的顆粒物、工藝的波動，最終生產出來的產品會有一些不確定性，最終的產品不滿足這些指標就沒辦法正常交付，正常產品的占比就是良率。」王健說。 陳一對產品合格率加以解釋，「我所理解的產品合格率，是一個質量概念，即賣出去的良品失效的比例，這是對封裝工廠的重要考核指標，主要取決於工廠的技術和管理水平。」 也就是說，如果按晶片製造流程來分，晶片設計和製造決定良率，封裝測試決定產品最終的合格率。雷鋒網了解到，晶片總良率是wafer良率、Die良率和封測良率的總乘積，影響晶片良率的因素復雜多樣，一般而言設計越復雜、工藝步驟越多、製程偏移率越大，晶片良率越低，此外，環境污染也會對良率造成一定的影響。 對於晶片企業來說，晶片良率直接反應了所投放的晶片里可出售比例，因此也直接影響晶片製造成本。「從評估整個成本的角度來講，良率是一個非常重要的指標，直接來說，良率直接影響到最終的實際成本，良率越高，最終實際分攤到每一顆正常晶片上的成本就越低。」王健說。 良率對晶片成本的影響，圖片源自伯克利大學論文 此前半導體材料廠商Entegris（應特格）執行副總裁及營運長Todd Edlund曾在接受媒體采訪時表示，對於3D NAND晶圓廠而言，1%的良率提高可能意味著每年1.1億美元的淨利潤；而對於尖端的邏輯晶圓廠而言，1%的良率提升意味著1.5億美元的淨利潤。 比研發先進位程更實際有效，摩爾定律的另一種延續 之所以說提升晶片良率與製程開發同等重要，除了提升良率是晶片從實驗室階段到量產的必經之路以及晶片良率與整體成本密切相關之外，從經濟角度上講，提升晶片良率可以視為摩爾定律的另一種延續。 摩爾定律最早由英特爾創始人之一戈登摩爾在1965年提出，集成電路上可容納的電晶體的數目每隔兩年便會增加一倍。之後在眾多專業人士的集思廣益下得以延伸，兩年縮短為18個月，電晶體數目的增加一倍也意味著微處理器性能提升一倍或價格下降一半。雖然一直以來被業界奉為圭臬，但追根到底，摩爾定律並非自然科學定律，而是摩爾的經驗之談，是集成電路領域的經濟定律。 「摩爾定律具有高度抽象性，包含一些經濟成本方面的考慮，整個業界不同的階段也都會去做一些成本的核算和控制，每個細分環節和領域都會有類似的評估以及一些指導性工作。」王健說。 正在推動摩爾定律向前發展的，實際上是用更低的成本做出更好的產品。摩爾定律發展至今，無論是技術上還是資本上都已經舉步維艱，IBS的數據顯示，開發3nm晶片設計成本高達5.9億美元，5nm器件的成本達4.16億美元。因此衍生出超越摩爾定律（More than Moore），不再只局限於電晶體微縮，更優化的電路設計、系統算法以及異構集成都被納入其中。按照這一邏輯，在非最先進位程上進一步提升晶片良率也可以被視為摩爾定律的延伸。 2005年，ITRS首次引入「More than Moore」（MtM）和「More Moore」（MM），圖片源自IEEEE IRDS社區 王健告訴雷鋒網，傳統上業界習慣用PPA的方式去評估晶片設計上做出的一些決定，但大概在近20年左右的時間里，大家開始發現PPA無法非常全面地衡量晶片設計上一些決定以及最終對產品的影響，隨之加入了一些其他標準，包括成本（C）、產品導入市場的時間（T），以及產品的可靠性（R），這些標準與良率直接相關。 值得注意的是，將其視為摩爾定律延伸的前提是：晶片良率多少並不直接決定晶圓廠是否進入到下一代工藝的研發。「新工藝的開發不是建立在前一工藝良率穩定的基礎上，研發團隊一直在挑戰製程極限，」陳一說到。這也就是為什麼晶片大廠在公布技術路線圖時，往往出現同時研發多個工藝節點的情況。 如果進一步比較提升晶片良率與研發下一代製程哪一種路徑性價比更高，李海俊認為前者更加實際有效，「除了手機電腦晶片，大部分智能應用場景所需的晶片可能連28nm的工藝都用不到，從性價比看根本不需要5nm以下的晶片，也就不需要花費動輒上億美金開發先進位程，還有可能花了很多錢之後，做出來的機率依然很低，這是一個聽起來讓人絕望的怪路徑，所以提高晶片良率更為實際有效，目前大部分學者也贊同這一方向，認為其符合內循環的政策引導。」 既然研發先進位程從經濟上講怪路徑，為何晶片巨頭們還在咬牙堅持，李海俊進一步解釋，「站在產業鏈發展和國家利益來說，先進位程研發的步伐一刻不能停，半導體是贏家通吃的局面，落後只有死路一條。這事關市場和地位爭奪、國家安全和民生安全，雖然是充滿挑戰的怪路徑，但催人振奮。」 一場晶片廠商終身的自我較量 如果將先進位程的研發視為晶片巨頭們之間的競爭，那麼提高晶片良率則可以視為晶片廠商的自我競賽，一方面是因為良率作為晶片廠商的最高機密數據十分敏感，不會像公布工藝節點那樣公布自家真實良率情況，另一方面是影響良率的因素眾多，很難有一個准確的數值與競爭對手進行比較，而晶片廠商始終致力於能夠在短時間內就向客戶交付安全正常的晶片，提升良率需要爭分奪秒。 「對晶片設計公司而言，如何更加高效地提升產品良率，如何把經驗傳承到下一代產品設計中去是需要思考的問題，對於晶片製造公司而言，如何更快地完成工藝研發使得能夠更早地引入客戶，以及如何幫助客戶更快地提升良率是需要思考的問題，」王健告訴雷鋒網。 隨著半導體行業逐漸發生變化，尤其是從IDM向Fabless、Foundry等經營模式延伸，業界提升晶片良率所面臨的難題及措施都在相應地發生改變。 「晶片的良率取決於兩個因素，一是產品對工藝的需求和工藝能夠滿足兩者之間的匹配度，而是產品工程師和產線工藝工程師的溝通是否到位。」陳一說到。 也就是說，作為晶片公司的自我較量，晶片良率需要晶片設計公司和晶片製造公司的緊密配合和有效溝通才能得以最終保障。這一溝通與配合在IDM時代實現更容易，在Fabless、Foundry盛行的今天卻面臨一些難題。 「很重要的一個問題是隨著整個工藝集成越來越復雜之後，最終產品良率會受到設計和工藝的交互影響，如果單純從製造端的角度或方式來分析良率，很難完全分析整個良率當前所遇到的問題根源。」王健表示。 尤其是在工藝研發階段，晶片公司無法窮盡所有版圖圖形組合做完整的評估，而在設計公司提交的設計中，某些特定的圖形組合將觸發特定的問題，這需要用借用第三方大數據平台分析。 也正因如此，在半導體產業近10年至20年的發展過程中，逐漸誕生了類似普迪飛、眾壹雲等幫助晶片設計公司和晶片製造公司更加高效合作以提升晶片良率的公司，作為產業鏈中一個新環節出現，為半導體公司提供大數據分析平台，或提供面向缺陷和良率管理的套件組合。 在幫助晶片廠商改善良率的過程中，這一「新環節」上的公司前期主要關注整個良率的評估，將良率水平的差距分解到具體的工藝或設計上，同設計廠或製造廠共同合作在短時間內改善良率，當良率達到理想水平後，便將注意力更多地放在維持量產監控以及預防上。 提升良率，作為晶片廠商的一場自我較量，雖然很難以具體的數值占比來評估其重要性，但它貫穿產業鏈的上下游，貫穿一顆晶片的生命周期，業界普遍將其視為晶片製造的終極挑戰，是晶片廠商自始至終都需要面臨的問題。 「晶片良率問題，直接對應的是工藝、設備、材料的問題，在這之後是管理的問題、商業模式的問題，人才的問題、開放式創新的問題。」李海俊說到。 來源：快科技

多方消息稱，Zen4要等到明年才能見到，對於A粉來說，是不是也意味著Zen5的節奏也要後延？ 一份最新爆料給出了不同的說法，即Zen5的節奏要比Zen4之於Zen3快些，換言之2023年就有望見到。 報導梳理了基於Zen5的產品線，並稱將上馬台積電3nm工藝，分別是EPYC「Turin(都靈，義大利城市)」、銳龍8000「Granite Ridge」、銳龍8000「Strix Point」。 其中，銳龍8000「Granite Ridge」是桌面處理器，而且會集成GPU單元。銳龍8000「Strix Point」的別致之處在於架構是兩套Zen，也就是Zen5+Zen4D混合核心，加入四級緩存。 坦率來說， Zen5為時尚早，上述內容僅供參考。AMD到底會不會用上混合架構，估計要看Intel Alder Lake的表現定奪了。 來源：快科技

5月26日消息，據媒體報導，在5nm製程工藝大規模量產超過1年後，晶片代工商台積電更先進的3nm工藝的量產事宜，也就成了關注的焦點。 媒體最新的報導顯示，台積電將採用3nm製程工藝代工晶片的新工廠，建設進展順利，並未受到影響。 媒體在報導中還提到，台積電的3nm製程工藝，在三季度就將開始風險試產，這符合台積電CEO魏哲家此前在財報分析師電話會議上透露的量產時間。 在最近幾個季度的財報分析師電話會議上，魏哲家均透露3nm工藝將在今年下半年風險試產。 在最近幾次的財報分析師電話會議上，魏哲家還透露，他們3nm製程工藝的研發，在按計劃推進。 同5nm工藝相比，3nm工藝將使電晶體的理論密度提升70%，性能提升15%，能耗降低30%。 按台積電方面的計劃，他們的3nm製程工藝，將在2022年大規模量產。 台積電3nm晶片工廠的建設，在2017年就已開始謀劃，當時創始人張忠謀還未退休。他在當年10月份的一次采訪中透露，保守估計，3nm工廠的建設將花費150億美元，可能達到200億美元。 來源：快科技

幾家晶片製造商和無晶圓廠設計公司正在晶片工藝製程上互相競爭，開發 3nm和2nm的下一個邏輯節點工藝與晶片，但將這些技術投入批量生產既昂貴又困難。 巨頭之間的競爭提出新的問題，這些新節點投入量產究竟需要多長時間，為什麼需要這些新的節點工藝。 遷移到下一個節點確實可以提升性能並減少功耗和面積（PPA），但這已不再是實現PPA的唯一方法。實際上，縮小特性對PPA的好處可能不如最小化系統間的數據移動多。 由於設備是為特定應用而設計的，因此需要考慮的因素有許多，例如不同類型的高級封裝、硬體和軟體更緊密集成以及處理不同數據類型和功能的混合處理元件。 隨著越來越多的設備連接在一起，越來越多可用程序的出現，我們看到數據呈指數級增長，還看到了完全不同的工作負載，隨著數據和不同使用模型的不斷發展，可以預計未來的工作負載會有更多變化。 英特爾副總裁設計支持部總經理加里·巴頓（Gary Patton）在SEMI最近召開的先進半導體製造大會的一次主題演講中表示：「這種數據演進正在推動硬體革命，對計算的需要也與以往不同。技術節點向前演進是絕對的，但這還不夠，我們還需要解決系統級的異構集成，工藝技術設計的協同優化、軟硬體之間的優化，更重要地，需要持續推動人工智慧和新的計算技術。」 因此，盡管電晶體水平性能仍然是一個重要因素，但在從前沿來看，它只是眾多因素中的一個，不過至少在可預見的未來里，這依然是最大的晶片製造商不願意放棄或讓步的競爭。 三星最近披露了關於其即將推出3nm工藝的更多細節，該工藝基於下一代電晶體類型，稱為全柵極（GAA）FET。本月，IBM開發了一種基於GAA-FET的2nm晶片。 另外，台積電正在開發3nm和2nm，英特爾也在開發更先進的工藝，所有這些公司都在開發一種稱之為納米片FET的GAA FET，其性能優於當今的FinFET電晶體，但也更難製造、更加昂貴。 圖1：平面電晶體與FinFET以及GAA FET，來源：Lam Research 預計3nm的生產將於2022年中開始，2nm的生產將在2023年或2024年之前完成，因此業界需要為這些技術做好准備。不過目前的情況令人疑惑，關於新節點和新功能的官方公告並不完全像它們看起來的那樣。 一方面，行業繼續在不同的節點上使用傳統的編號方案，但術語並沒有真正反映出哪家公司領先，另一方面，晶片製造商在所謂的3nm節點上朝著不同的方向發展，並不是所有3nm技術都一樣。 這樣做的好處是每個新節點都是特定應用。在過去的幾個工藝節點中，電晶體密度提升正在放緩，且性價比在不斷下降，而且很少有公司能夠負擔得起僅基於最新節點的產品設計和製造能力。 另一方面，開發這些工藝的成本飛漲，配備先進晶圓廠的成本也在飛速增長。如今，三星和台積電是僅有的兩家能夠製造7nm和5nm晶片的供應商。 此後，電晶體結構開始發生變化。三星和台積電正基於當今的FinFET生產7nm和5nm的晶片，三星將轉向3nm的納米片FET，英特爾也在開發GAA技術，台積電計劃將FinFET擴展到3nm，然後在2024年左右遷移到2nm納米片FET。 IBM也正在開發使用納米片的晶片，但是該公司已經幾年沒有生產自己的晶片了，目前將其生產外包給三星。 逐漸混淆的工藝節點命名規則 近十年來集成電路行業一直試圖跟上摩爾定律，力爭每18到24個月晶片中的電晶體密度翻一番。電晶體就像晶片中的開關一樣，由源極、漏極和柵極組成。 在具體功能實現中，電子從源極流向漏極，並由柵極控制。有些晶片在同一個設備中有數十億個電晶體。 盡管非常艱難，晶片製造商還是以18到24個月的周期推出了一種電晶體密度更高的新工藝技術，從而降低每個電晶體的成本。 以這種節點節奏，晶片製造商將電晶體的規格擴展了0.7倍，從而使該行業在同等功率的情況下提供40%的性能提升和50%的面積縮減，這個公式催生了快而新且功能更豐富的晶片。 每一個節點都有一個數字標識。幾年前，節點的命名基於一個關鍵電晶體指標，即柵極長度。 「例如，基於0.5微米技術節點生產的電晶體，柵極長度就是0.5微米」，Lam Research大學項目負責人Nerissa Draeger解釋說。 隨著時間的推進，柵極長度縮放速度變慢，並在某些時候，它與相應的節點名稱並不匹配。 Draeger說：「多年來，技術節點的定義不斷發展，現在被認為更像是一個世代的名字，而不是任何關鍵維度的衡量標準」，Draeger說。 一段時間以來，節點名稱已經成為純粹的營銷名稱。例如，5nm是當今最先進的工藝，但5nm的規格還沒有達成一致，3nm、2nm等也是如此，當供應商對節點使用不同的定義時，就更讓人困惑了。英特爾正以10nm工藝生產晶片，這大致相當於台積電和三星的7nm工藝。 多年來，供應商或多或少地遵循國際半導體技術路線圖（ITRS）定義電晶體微縮規格。2015年，ITRS的工作被叫停，業界只能自己定義規格。 取而代之的是，IEEE實施了設備和系統的國際路線圖（IRDS），該路線圖的重點是延續摩爾定律（More Moore）和超越摩爾定律（More Than Moore）。 Draeger說：「不變的是，我們期望節點擴展能夠帶來更好設備性能，更高的電源效率和更少的製造成本。」 這並非易事，多年來，供應商一直使用傳統的平面電晶體來開發晶片，但這一結構在10年前的20nm處就已經觸礁。 平面電晶體仍用於28nm / 22nm及以上的晶片製造，但業界需要一種新的解決方案，這也就是為什麼英特爾在2011年推出了22nm的FinFET，晶圓製造廠緊隨其後推出了16nm / 14nm的FinFET。 在FinFET中，電流的控制是通過在Fin的三個邊的每個邊上實現一個柵極來完成的。 FinFET使業界能夠繼續進行晶片微縮，但它們也更復雜、功能更小，導致設計成本不斷攀升。 根據IBS執行長漢德爾·瓊斯（Handel Jones）的說法，設計一款「主流」 7nm晶片的成本為2.17億美元，而設計一款28nm晶片的成本為4000萬美元。在這種情況下，成本是在一項技術投產後的兩年或兩年以上後確定的。 7nm及以下，靜態泄漏再次成為問題，功率和性能效益也開始減少。現在，性能提升在15％到20％的范圍內。 在製造方面，FinFET需要更復雜的工藝、新材料和不同的設備。這反過來又會提高製造成本。」如果你把45nm和5nm進行比較，今天我們會看到晶圓成本增加了5倍。 這是由於所需處理步驟增加所致」，TEL America副總裁兼副總經理本·拉特薩克（Ben Rathsack）說。 隨著時間的推移，擁有生產尖端晶片資源或能夠看到其價值的公司越來越少。如今，GlobalFoundries、三星、中芯國際、台積電、UMC和英特爾正在生產16nm/14nm的晶片(英特爾稱之為22nm）。 但只有三星和台積電有能力製造7nm和5nm的晶片。英特爾仍在開發7nm及更高版本，中芯國際也在開發7nm。 從FinFET轉向納米片 在3nm及以下時，微縮變得更加困難。開發可靠且符合規范的低功耗晶片面臨一些挑戰。此外，IBS的數據顯示，開發主流3nm晶片設計的成本高達5.9億美元，而5nm器件的成本為4.16億美元。 在製造方面，代工廠的客戶可以在3nm走兩條不同的路，但同樣要面臨艱難的選擇和各種權衡。 台積電計劃通過縮小5nm FinFET的尺寸來將FinFET擴展到3nm，盡可能實現無縫過渡。IBS的瓊斯說：「 TSMC計劃在2022年第三季度為蘋果公司提供3nm FinFET的量產，計劃在2023年實現高性能計算。」 不過，這是一項短期策略。當鰭片寬度達到5nm（等於3nm節點）時，FinFET將接近實際極限。 根據新的IDRS文件，3nm節點相當於16nm至18nm的柵極長度，45nm的柵極間距和30nm的金屬間距。相比之下，5nm節點相當於18nm至20nm的柵極長度，48nm的柵極間距和32nm的金屬間距。 一旦FinFET碰壁，晶片製造商將遷移到納米片FET。三星從一開始就採用3nm的納米片FET，根據IBS的數據，該產品定於2022年第四季度實現生產。 IBS還稱，台積電計劃在2024年推出2nm的納米片FET。英特爾也在開發GAA。多家無晶圓廠設計公司正在研究3nm和2nm器件，蘋果等公司計劃將該技術用於下一代器件。 納米片FET是從FinFET進化而來的。在納米片中，來自FinFET的鰭被放在其側面，然後被分成單獨的水平片。片與片之間形成通道。第一納米片FET將可能具有3個左右的片，用一扇門包裹著所有的薄片或通道。 納米片在結構的四個側面上實現了柵極，比FinFET能夠更好地控制電流。 Leti的高級集成工程師Sylvain Barraud說：「除了具有更好的柵極控制能力（與FinFET相比）以外，GAA堆疊的納米片FET還具有更高的有效溝道寬度，從而提供了更高的DC性能。」 相對於FinFET，納米片FET還具有其他優勢。在FinFET中，器件的帶寬被量化，這影響了設計的靈活性。 在納米片中，IC供應商有能力改變電晶體中片的寬度。例如，具有更寬薄片的納米片提供了更多的驅動電流和性能。窄的納米片具有較小的驅動電流，但占用的面積較小。 「寬范圍的可變納米片寬度提供了更大的設計靈活性，對於FinFET來說由於鰭片數量不連續，更加靈活的設計性是不可能的。 最後，由於使用不同的功函數金屬，GAA技術還提出了多種閾值電壓特性」， Barraud說。 首批3nm器件開始以早期測試晶片的形式出現，在最近的一次活動中，三星披露了基於3nm納米片技術的6T...

幾家晶片製造商和無晶圓廠設計公司正在晶片工藝製程上互相競爭，開發 3nm和2nm的下一個邏輯節點工藝與晶片，但將這些技術投入批量生產既昂貴又困難。巨頭之間的競爭提出新的問題，這些新節點投入量產究竟需要多長時間，為什麼需要這些新的節點工藝。 遷移到下一個節點確實可以提升性能並減少功耗和面積（PPA），但這已不再是實現PPA的唯一方法。實際上，縮小特性對PPA的好處可能不如最小化系統間的數據移動多。由於設備是為特定應用而設計的，因此需要考慮的因素有許多，例如不同類型的高級封裝、硬體和軟體更緊密集成以及處理不同數據類型和功能的混合處理元件。 隨著越來越多的設備連接在一起，越來越多可用程序的出現，我們看到數據呈指數級增長，還看到了完全不同的工作負載，隨著數據和不同使用模型的不斷發展，可以預計未來的工作負載會有更多變化。英特爾副總裁設計支持部總經理加里·巴頓（Gary Patton）在SEMI最近召開的先進半導體製造大會的一次主題演講中表示：「這種數據演進正在推動硬體革命，對計算的需要也與以往不同。技術節點向前演進是絕對的，但這還不夠，我們還需要解決系統級的異構集成，工藝技術設計的協同優化、軟硬體之間的優化，更重要地，需要持續推動人工智慧和新的計算技術。」 因此，盡管電晶體水平性能仍然是一個重要因素，但在從前沿來看，它只是眾多因素中的一個，不過至少在可預見的未來里，這依然是最大的晶片製造商不願意放棄或讓步的競爭。三星最近披露了關於其即將推出3nm工藝的更多細節，該工藝基於下一代電晶體類型，稱為全柵極（GAA）FET。本月，IBM開發了一種基於GAA-FET的2nm晶片。另外，台積電正在開發3nm和2nm，英特爾也在開發更先進的工藝，所有這些公司都在開發一種稱之為納米片FET的GAA FET，其性能優於當今的FinFET電晶體，但也更難製造、更加昂貴。 圖1：平面電晶體與FinFET以及GAA FET，來源：Lam Research 預計3nm的生產將於2022年中開始，2nm的生產將在2023年或2024年之前完成，因此業界需要為這些技術做好准備。不過目前的情況令人疑惑，關於新節點和新功能的官方公告並不完全像它們看起來的那樣。一方面，行業繼續在不同的節點上使用傳統的編號方案，但術語並沒有真正反映出哪家公司領先，另一方面，晶片製造商在所謂的3nm節點上朝著不同的方向發展，並不是所有3nm技術都一樣。 這樣做的好處是每個新節點都是特定應用。在過去的幾個工藝節點中，電晶體密度提升正在放緩，且性價比在不斷下降，而且很少有公司能夠負擔得起僅基於最新節點的產品設計和製造能力。另一方面，開發這些工藝的成本飛漲，配備先進晶圓廠的成本也在飛速增長。如今，三星和台積電是僅有的兩家能夠製造7nm和5nm晶片的供應商。 此後，電晶體結構開始發生變化。三星和台積電正基於當今的FinFET生產7nm和5nm的晶片，三星將轉向3nm的納米片FET，英特爾也在開發GAA技術，台積電計劃將FinFET擴展到3nm，然後在2024年左右遷移到2nm納米片FET。 IBM也正在開發使用納米片的晶片，但是該公司已經幾年沒有生產自己的晶片了，目前將其生產外包給三星。 逐漸混淆的工藝節點命名規則 近十年來集成電路行業一直試圖跟上摩爾定律，力爭每18到24個月晶片中的電晶體密度翻一番。電晶體就像晶片中的開關一樣，由源極、漏極和柵極組成。在具體功能實現中，電子從源極流向漏極，並由柵極控制。有些晶片在同一個設備中有數十億個電晶體。 盡管非常艱難，晶片製造商還是以18到24個月的周期推出了一種電晶體密度更高的新工藝技術，從而降低每個電晶體的成本。以這種節點節奏，晶片製造商將電晶體的規格擴展了0.7倍，從而使該行業在同等功率的情況下提供40%的性能提升和50%的面積縮減，這個公式催生了快而新且功能更豐富的晶片。 每一個節點都有一個數字標識。幾年前，節點的命名基於一個關鍵電晶體指標，即柵極長度。「例如，基於0.5微米技術節點生產的電晶體，柵極長度就是0.5微米」，Lam Research大學項目負責人Nerissa Draeger解釋說。 隨著時間的推進，柵極長度縮放速度變慢，並在某些時候，它與相應的節點名稱並不匹配。Draeger說：「多年來，技術節點的定義不斷發展，現在被認為更像是一個世代的名字，而不是任何關鍵維度的衡量標準」，Draeger說。 一段時間以來，節點名稱已經成為純粹的營銷名稱。例如，5nm是當今最先進的工藝，但5nm的規格還沒有達成一致，3nm、2nm等也是如此，當供應商對節點使用不同的定義時，就更讓人困惑了。英特爾正以10nm工藝生產晶片，這大致相當於台積電和三星的7nm工藝。 多年來，供應商或多或少地遵循國際半導體技術路線圖（ITRS）定義電晶體微縮規格。2015年，ITRS的工作被叫停，業界只能自己定義規格。取而代之的是，IEEE實施了設備和系統的國際路線圖（IRDS），該路線圖的重點是延續摩爾定律（More Moore）和超越摩爾定律（More Than Moore）。 Draeger說：「不變的是，我們期望節點擴展能夠帶來更好設備性能，更高的電源效率和更少的製造成本。」 這並非易事，多年來，供應商一直使用傳統的平面電晶體來開發晶片，但這一結構在10年前的20nm處就已經觸礁。平面電晶體仍用於28nm / 22nm及以上的晶片製造，但業界需要一種新的解決方案，這也就是為什麼英特爾在2011年推出了22nm的FinFET，晶圓製造廠緊隨其後推出了16nm / 14nm的FinFET。在FinFET中，電流的控制是通過在Fin的三個邊的每個邊上實現一個柵極來完成的。 FinFET使業界能夠繼續進行晶片微縮，但它們也更復雜、功能更小，導致設計成本不斷攀升。根據IBS執行長漢德爾·瓊斯（Handel Jones）的說法，設計一款「主流」 7nm晶片的成本為2.17億美元，而設計一款28nm晶片的成本為4000萬美元。在這種情況下，成本是在一項技術投產後的兩年或兩年以上後確定的。 7nm及以下，靜態泄漏再次成為問題，功率和性能效益也開始減少。現在，性能提升在15％到20％的范圍內。 在製造方面，FinFET需要更復雜的工藝、新材料和不同的設備。這反過來又會提高製造成本。」如果你把45nm和5nm進行比較，今天我們會看到晶圓成本增加了5倍。這是由於所需處理步驟增加所致」，TEL America副總裁兼副總經理本·拉特薩克（Ben Rathsack）說。 隨著時間的推移，擁有生產尖端晶片資源或能夠看到其價值的公司越來越少。如今，GlobalFoundries、三星、中芯國際、台積電、UMC和英特爾正在生產16nm/14nm的晶片(英特爾稱之為22nm）。但只有三星和台積電有能力製造7nm和5nm的晶片。英特爾仍在開發7nm及更高版本，中芯國際也在開發7nm。 從FinFET轉向納米片 在3nm及以下時，微縮變得更加困難。開發可靠且符合規范的低功耗晶片面臨一些挑戰。此外，IBS的數據顯示，開發主流3nm晶片設計的成本高達5.9億美元，而5nm器件的成本為4.16億美元。 在製造方面，代工廠的客戶可以在3nm走兩條不同的路，但同樣要面臨艱難的選擇和各種權衡。 台積電計劃通過縮小5nm FinFET的尺寸來將FinFET擴展到3nm，盡可能實現無縫過渡。IBS的瓊斯說：「 TSMC計劃在2022年第三季度為蘋果公司提供3nm FinFET的量產，計劃在2023年實現高性能計算。」 不過，這是一項短期策略。當鰭片寬度達到5nm（等於3nm節點）時，FinFET將接近實際極限。根據新的IDRS文件，3nm節點相當於16nm至18nm的柵極長度，45nm的柵極間距和30nm的金屬間距。相比之下，5nm節點相當於18nm至20nm的柵極長度，48nm的柵極間距和32nm的金屬間距。 一旦FinFET碰壁，晶片製造商將遷移到納米片FET。三星從一開始就採用3nm的納米片FET，根據IBS的數據，該產品定於2022年第四季度實現生產。 IBS還稱，台積電計劃在2024年推出2nm的納米片FET。英特爾也在開發GAA。多家無晶圓廠設計公司正在研究3nm和2nm器件，蘋果等公司計劃將該技術用於下一代器件。 納米片FET是從FinFET進化而來的。在納米片中，來自FinFET的鰭被放在其側面，然後被分成單獨的水平片。片與片之間形成通道。第一納米片FET將可能具有3個左右的片，用一扇門包裹著所有的薄片或通道。 納米片在結構的四個側面上實現了柵極，比FinFET能夠更好地控制電流。Leti的高級集成工程師Sylvain Barraud說：「除了具有更好的柵極控制能力（與FinFET相比）以外，GAA堆疊的納米片FET還具有更高的有效溝道寬度，從而提供了更高的DC性能。」 相對於FinFET，納米片FET還具有其他優勢。在FinFET中，器件的帶寬被量化，這影響了設計的靈活性。在納米片中，IC供應商有能力改變電晶體中片的寬度。例如，具有更寬薄片的納米片提供了更多的驅動電流和性能。窄的納米片具有較小的驅動電流，但占用的面積較小。 「寬范圍的可變納米片寬度提供了更大的設計靈活性，對於FinFET來說由於鰭片數量不連續，更加靈活的設計性是不可能的。最後，由於使用不同的功函數金屬，GAA技術還提出了多種閾值電壓特性」，...

AMD官方公開的Zen家族架構路線圖，最遠知道5nm Zen4，有望在2022年誕生，那麼再往後呢？繼續升級Zen？還是另起爐灶？ 早些年，AMD工程師確實提起過Zen5的說法，但之後就沒了下文，知道現在，猛料來了！ 來自Moepc的曝料稱，傳說中的6nm Zen3+升級版架構沒了，取而代之的是Zen3 XT或者叫Zen3 Refresh，也就是繼續深挖現有工藝架構的潛力，類似銳龍3000XT系列，序列上屬於銳龍6000系列，但發布時間會比預計的晚一些。 Zen4架構將搭配台積電5nm工藝，IPC性能提升超過20％，支持DDR5記憶體、PCIe 5.0總線，而各個平台的核心數量、APU集顯性能都已經差不多定下來了，畢竟明年就要發布，隸屬於銳龍7000系列，接口升級為AM5。 AMD Zen系列遵循單數大改、雙數疊代換工藝的做法，類似Intel Tick-Tock策略，比如Zen、Zen3、Zen5都是全新設計，Zen2、Zen4則是在前代基礎上升級並更換新工藝。 Zen5自然要大變，APU部分代號「Strix Point」，將會引入big.LITTLE大小核架構，類似Intel Alder Lake 12代酷睿、Raptor Lake 13代酷睿，具體包括8個Zen5架構的大核心、4個架構不詳的小核心。 同時，Zen5的記憶體子系統會有較大變化，APU集顯性能目標也已經確定(具體不能說)——不知道是否更換接口？ 驚喜的是，Zen5家族會使用台積電3nm工藝，後者預計今年內級試產，明年下半年大規模量產，當然首先採納的還是蘋果。 Zen5預計在2024年誕生，自然歸入銳龍8000系列。 不過，現在談論兩三年後的產品還有點太早，不排除隨時調整變化的可能。 來源：快科技

這幾年，台積電在半導體工藝上一路策馬揚鞭，春風得意，能夠追趕的也只有三星了，但是後者的工藝品質一直飽受質疑。 IEEE ISSCC國際固態電路大會上，三星(確切地說是Samsung Foundry)又首次展示了採用3nm工藝製造的芯片，是一顆256Gb(32GB)容量的SRAM存儲芯片，這也是新工藝落地傳統的第一步。 在三星路線圖上，14nm、10nm、7nm、3nm都是全新工藝節點，其他則是升級改善型，包括11/8/6/5/4nm等等。 三星將在3nm工藝上第一次應用GAAFET(環繞柵極場效應晶體管)技術，再次實現了晶體管結構的突破，比現在的FinFET立體晶體管又是一大飛躍。 GAAFET技術又分為兩種類型，一是常規GAAFET，使用納米線(nanowire)作為晶體管的鰭(fin)，二是MBCFET(多橋通道場效應晶體管)，使用的鰭更厚更寬一些，稱之為納米片(nanosheet)。 三星的第一顆3nm SRAM芯片用的就是MBCFET，容量256Gb，面積56平方毫米，最令三星驕傲的就是超低功耗，寫入電壓只需要區區0.23V，這要感謝MBCFET的多種省電技術。 按照三星的說法，3GAE工藝相比於其7LPP，可將晶體管密度增加最多80％，性能提升最多30％，或者功耗降低最多50％。 或許，這可以讓三星更好地控制芯片功耗、發熱，避免再出現所謂的「翻車」。 三星3nm預計明年投入量產，但尚未公布任何客戶。 台積電方面，3nm繼續使用FinFET技術，號稱相比於5nm晶體管密度增加70％，性能可提升11％，或者功耗可降低27％，預計今年晚些時候投入試產，明年量產，客戶包括除了蘋果、AMD、NVIDIA、聯發科、賽靈思、博通、高通等，甚至據說Intel也會用。 作者：上方文Q來源：快科技

三星在去年年初就宣佈他們攻克了3nm工藝的關鍵技術GAAFET全環繞柵極電晶體工藝，預計會在2022年正式推出這種工藝，目前關於此工藝的消息甚少，tomshardware報導說三星在IEEE國際集成電路會議上，三星公佈了3GAE工藝的一些細節。 GAAFET其實有兩種，一種是使用納米線作為電子電晶體鰭片的常見GAAFET，另外一種則是以納米片形式出現的較厚鰭片的多橋通道場效應電子電晶體MBCFET。兩種都在柵極材料所在側面上圍繞溝道區，納米線與納米片的實現方式很大程度上取決於設計，一般而言都用GAAFET來描述兩者。 GAAFET其實早在1988年就出現了，這種電晶體的結構使得設計人員可以通過調節電晶體通道的寬度來精確地對其進行調諧，以實現高性能或低功耗。較寬的薄片可以在更高的功率下實現更高的性能，而較薄/較窄的薄片可以降低功耗和性能。在FinFET上實現類似的設計時，工程師必須使用額外的鰭來改善性能。但是在這種情況下，電晶體通道的「寬度」只能增加一倍或兩倍，精度不是很好，有時效率很低。 三星表示，與7LPP工藝相比，3GAE工藝可在同樣功耗下讓性能提高30%，同樣頻率下能讓功耗降低50%，電晶體密度最高可提高80%。  三星展示了首個使用MBCFET技術的SRAM晶片，這個256Gb晶片的面積是56mm2，與現有晶片相比這個用MBCFET技術的寫入電壓降低了230mV，可見MBCFET確實能讓降低功耗。 SRAM其實是比較簡單的晶片，目前還沒有見到三星能用這種技術生產復制晶片的能力，但相信給些時間三星就能解決這問題，預計3nm MBCFET製程會在2022年投產。 來源：超能網

在新製程工藝推進速度上，台積電已經徹底無敵，Intel、三星都已經望塵莫及。 據最新消息，台積電將在今年下半年提前投產3nm工藝，雖然只是風險性試產和小規模量產，但也具有里程碑式的意義。 很自然的，台積電會在明年大規模量產3nm，初期產能每月大約3萬塊晶圓，到了2023年可達每月10.5萬塊晶圓，趕上目前5nm的產能，而後者在去年第四季度的產能為每月9萬塊晶圓。 根據台積電數據，3nm雖然繼續使用FinFET晶體管，但是相比於5nm晶體管密度增加70％，性能可提升11％，或者功耗可降低27％。 據悉，蘋果將是台積電3nm的核心客戶之一，預計會用於A17系列芯片，而有趣的是，Intel也會將部分處理器外包給台積電3nm。 AMD、聯發科、賽靈思(已被AMD收購)、Marvell、博通、高通等，自然也都會跟上台積電3nm。 相比之下，三星3nm激進地採用了GAA環繞柵極晶體管，如能順利實現提升更大，但是難度也大得多，預計要明年才能投產。 作者：上方文Q來源：快科技

據外媒最新消息稱，台積電有望在2022年下半年開始啟用3nm製造工藝，屆時該晶圓廠將有能力處理3萬片使用更先進技術打造的晶圓。 據報道，得益於蘋果的訂單承諾，台積電計劃在2022年將3nm工藝的月產能擴大到5.5萬片，並將在2023年進一步擴大產量至10.5萬片。3nm工藝比5nm工藝的功耗和性能分別提升30%和15%。 台積電計劃在今年全年擴大5nm工藝的製造能力，以滿足主要客戶日益增長的需求。根據今天的報告，台積電將在2021年上半年將規模從2020年第四季度的9萬片提升至每月10.5萬片，並計劃在今年下半年進一步擴大工藝產能至12萬片。 到2024年，台積電的5nm工藝月產能將達到16萬片。消息人士稱，除蘋果外，使用台積電5nm工藝製造的其他主要客戶還包括AMD、聯發科、Xilinx、Marvell、博通和高通。 消息人士稱，額外的5nm加工能力是該工藝近期產能利用率下降的主要原因之一。 台積電讓蘋果優先於其他客戶，這也是為什麼iPhone芯片訂單季節性放緩被指是另一個可能的因素。盡管如此，據報道，由於蘋果M1處理器的新訂單，以及搭載蘋果A14 Bionic芯片的iPad Air需求持續旺盛，蘋果下達的5nm芯片訂單整體保持穩定。 據稱，蘋果將在即將推出的iPhone 13系列中使用5nm+的A15芯片。5nm+，即N5P，據稱是iPhone 12中使用的5nm芯片的性能增強版，將帶來額外的能效和性能提升。 作者：雪花來源：快科技

一些晶圓代工廠仍在基於下一代全能柵極晶體管開發新工藝，包括更先進的高遷移率版本，但是將這些技術投入生產將是困難且昂貴的。英特爾、三星、台積電和其他公司正在為從今天的 FinFET 晶體管向 3nm 和 2nm 節點的新型全柵場效應晶體管（GAA FET）過渡奠定基礎，這種過渡將從明年或 2023 年開始。 ...

一些晶圓代工廠仍在基於下一代全能柵極晶體管開發新工藝，包括更先進的高遷移率版本，但是將這些技術投入生產將是困難且昂貴的。 Intel、三星、台積電和其他公司正在為從今天的FinFET晶體管向3nm和2nm節點的新型全柵場效應晶體管（GAA FET）過渡奠定基礎，這種過渡將從明年或2023年開始。 GAA FET將被用於3nm以下，擁有更好的性能，更低的功耗和更低的漏電壓。雖然GAA FET晶體管被認為是FinFET的演進，並且已經進行了多年研發，但任何新型晶體管或材料對於芯片行業來說都是巨大的工程。芯片製造商一直在盡可能長地推遲這一行動，但是為了繼續微縮晶體管，需要GAA FET。 需要指出的是，雖然同為納米片FET，但GAA架構有幾種類型。基本上，納米片FET的側面是FinFET，柵極包裹着它，能夠以較低的功率實現更高的性能。 圖1：平面晶體管與FinFET以及GAA FET，來源：Lam Research 「GAA技術對於晶體管的持續微縮至關重要。3nm GAA的關鍵特性是閾值電壓可以為0.3V。與3nm FinFET相比，這能夠以更低的待機功耗實現更好的開關效果，「 IBS首席執行官Handel Jones說。「 3nm GAA的產品設計成本與3nm FinFET不會有顯著差異。但GAA的IP認證將是3nm FinFET成本的1.5倍。」 轉向任何新的晶體管技術都具有挑戰性，納米片FET的推出時間表因晶圓廠而異。例如，三星正在量產基於FinFET的7nm和5nm工藝，並計劃在2022到2023年間推出3nm的納米片。同時，台積電將把FinFET擴展到3nm，同時將在2024/2025年遷移到2nm的納米片FET。Intel和其他公司也在研究納米片。 納米片FET包含多個組件，包括一個溝道，該溝道允許電子流過晶體管。首款納米片FET採用傳統的基於硅的溝道材料，但下一代版本將可能包含高遷移率溝道材料，使電子能夠在溝道中更快地移動，提高器件的性能。 高遷移率溝道並不是新事物，已經在晶體管中使用了多年。但是這些材料給納米片帶來了集成方面的挑戰，供應商正在採取不同的方法解決： 在IEDM（國際電子元件會議）上，Intel發表了一篇有關應變硅鍺（SiGe）溝道材料的納米片pMOS器件的論文。Intel使用所謂的「溝道優先「流程開發該器件。 IBM正在使用不同的後溝道工藝開發類似的SiGe納米片。 其他溝道材料正在研發中。 芯片微縮的挑戰 隨着工藝的發展，有能力製造先進節點芯片的公司數量在不斷減少。其中一個關鍵的原因是新節點的成本卻越來越高，台積電最先進的300mm晶圓廠耗資200億美元。 幾十年來，IC行業一直遵循摩爾定律，也就是每18至24個月將晶體管密度翻倍，以便在芯片上增加更多功能。但是，隨着新節點成本的增加，節奏已經放慢。最初是在20nm節點，當時平面晶體管的性能已經發揮到極致，需要用FinFET代替，隨着GAA FET的引入，摩爾定律可能會進一步放慢速度。 FinFET極大地幫助了22nm和16/14nm節點改善漏電流。「與平面晶體管相比，鰭片通過柵極在三側接觸，可以更好地控制鰭片中形成的溝道，」 Lam Research大學項目負責人Nerissa Draeger說。 在7nm以下，靜態功耗再次成為嚴重的問題，功耗和性能優勢也開始減少。過去，芯片製造商可以預期晶體管規格微縮為70%，在相同功率下性能提高40%，面積減少50%。現在，性能的提升在15- 20%的范圍，就需要更復雜的流程，新材料和不一樣的製造設備。 為了降低成本，芯片製造商已經開始部署比過去更加異構的新架構，並且他們對於在最新的工藝節點上製造的芯片變得越來越挑剔。並非所有芯片都需要FinFET，模擬、RF和其它器件只需要更成熟的工藝，並且仍然有很旺盛的需求。 但數字邏輯芯片仍在繼續演進，3nm及以下的晶體管結構仍在研發。最大的問題是，有多少公司將繼續為不斷縮小的晶體管研發提供資金，以及如何將這些先進節點芯片與更成熟的工藝集成到同一封裝或系統中，以及最終效果如何。 UMC業務發展副總裁Walter Ng表示：「這實際上是晶圓經濟。在尖端節點，晶圓成本是天文數字，因此，很少有客戶和應用能夠負擔得起昂貴的成本。即使對於負擔得起成本的客戶，他們的某些晶圓尺寸已經超過掩模版最大尺寸，這顯然會帶來產量挑戰。「 成熟節點和先進節點的需求都很大。D2S首席執行官Aki Fujimura表示：「芯片行業出現了分歧，超級計算需求（包括深度學習和其他應用）需要3nm，2nm等先進製程。與此同時，物聯網和其他量大、低成本的應用將繼續使用成熟工藝。」 為什麼使用納米片？ 最前沿的工藝有幾個障礙需要克服。當鰭片寬度達到5nm（也就是3nm節點）時，FinFET也就接近其物理極限。FinFET的接觸間距（CPP）達到了約45nm的極限，金屬節距為22nm。CPP是從一個晶體管的柵極觸點到相鄰晶體管柵極觸點間的距離。 一旦FinFET達到極限，芯片製造商將遷移到3nm / 2nm甚至更高的納米片FET。當然，FinFET仍然適用於16nm /...

一些晶圓代工廠仍在基於下一代全能柵極晶體管開發新工藝，包括更先進的高遷移率版本，但是將這些技術投入生產將是困難且昂貴的。英特爾、三星、台積電和其他公司正在為從今天的FinFET晶體管向3nm和2nm節點的新型全柵場效應晶體管（GAA FET）過渡奠定基礎，這種過渡將從明年或2023年開始。 ...

在ISSCC 2021國際固態電路會議上，台積電聯席CEO劉德音公布了該公司的最新工藝進展情況，指出3nm工藝超過預期，進度將會提前。 不過劉德音沒有公布3nm工藝到底如何超前的，按照他們公布的信息，3nm工藝是今年下半年試產，2022年正式量產。 與三星在3nm節點激進選擇GAA環繞柵極晶體管工藝不同，台積電的第一代3nm工藝比較保守，依然使用FinFET晶體管。 與5nm工藝相比，台積電3nm工藝的晶體管密度提升70%，速度提升11%，或者功耗降低27%。 不論是5nm還是3nm工藝，甚至未來的2nm工藝，台積電表示EUV光刻機的重要性越來越高，但是產能依然是EUV光刻的難題，而且能耗也很高。 劉德音提到，台積電已經EUV光源技術獲得突破，功率可達350W，不僅能支持5nm工藝，甚至未來可以用於1nm工藝。 按照台積電提出的路線圖，他們認為半導體工藝也會繼續遵守摩爾定律，2年升級一代新工藝，而10年則會有一次大的技術升級。 作者：憲瑞來源：快科技

靠着7nm、5nm工藝的領先優勢，台積電去年營收大漲20%以上，遙遙領先其他晶圓代工公司，下一代的3nm工藝還在建設中，全年預計投入150億美元，可謂不惜成本。 台積電的3nm工廠去年11月底在台南工業園動工，雖然剛起步建設，但台積電一刻也不能停，這次春節也要求建造方加班加點，工人只能放兩天假，節後要提前開工。 當然，為了讓工廠樂意加班，台積電也捨得砸錢，開出了每天4000新台幣（約合922元人民幣）的高價加班費，相當於一線工人平常工資的2倍多。 與5nm工藝相比，台積電3nm的晶體管密度提升70%，性能提升15%或者功耗降低30%，同時繼續使用FinFET工藝，技術成熟度更高。 根據台積電的計劃，3nm工藝會在2021年下半年開始小量試產，2022年才會規模量產，不出意外的話，蘋果的A16處理器會是3nm首發。 除了蘋果訂單外，包括AMD、NVIDIA，以及2020年轉向擁抱三星5nm的高通等芯片大廠，目前也都已經預定台積電3nm 2024年的產能。 作者：憲瑞來源：快科技

最近有報道稱，Intel計劃將一些芯片的製造外包給台積電，合作甚至瞄準的是2022年的3nm。 沒想到，一個新消息稱，AMD正在考慮交給三星生產一些未來的APU和GPU。 考慮到當下和之前幾代Ryzen產品的巨大成功，AMD希望提高產量無可厚非。然而，台積電似乎無法滿足AMD的需求，因為除了AMD，台積電還要優先服務好蘋果，此外還有更多削減了腦袋也將擠進來的其它科技公司，比如高通、NVIDIA等。 這就是為什麼AMD正在尋找三星來幫助解決其製造業困境的原因，它是第二大代工企業，紙面技術水平也不輸台積電，甚至，據說報價更便宜。 據悉，AMD甚至可能成為三星3nm首批客戶之一。然而，需要注意的是，AMD仍在權衡自己的選擇。畢竟從短期來看，把生產轉移到新工廠的總成本可能高於產量減少而造成的損失。 另外也有分析人士稱，Intel將外包單子交給台積電並加強先進製程合作後，削弱了AMD的優先級，當然，說法的真實性有待商榷。 作者：萬南來源：快科技

據供應鏈最新消息，Intel已經決定將部分芯片外包給台積電，而後者預計會在2022年使用其3nm工藝生產。 按照消息人士的說法，台積電定於2021年資本支出的250-280億美元中的大部分，預計超過150億美元，都會主要用於3nm製程。 消息人士稱，台積電的3nm製程，是繼5nm之後又一個全節點的新技術，目前預計將於2021年試產，2022年下半年量產。 除了蘋果A17、Intel訂單外，包括AMD、NVIDIA，以及2020年轉向擁抱三星5nm的高通等芯片大廠，目前也都已經預定台積電3nm 2024年的產能。 之前韓國媒體給出的消息顯示，三星電子獲得Intel的第一筆訂單。一位半導體行業消息人士稱，Intel將其南橋芯片組的生產外包給三星。該芯片組安裝在電腦主板上，起到控制計算機輸入輸出操作的作用。 報道中還提到，Intel委託台積電生產圖形處理器（GPU），後者計劃使用4nm工藝製造Intel的GPU，計劃從今年下半年開始生產。 據悉，三星也將從今年下半年開始，在其位於德克薩斯州奧斯汀的代工廠，生產Intel的南橋芯片組，月產能為15000片晶圓，相當於奧斯汀工廠產能的3％。 一位業界相關人士表示：「雖然這次三星未能拿下Intel的GPU訂單，但是此次芯片代工訂單仍然意義重大，因為三星為將來贏得高端芯片訂單奠定了基礎。」 作者：雪花來源：快科技

台積電的5nm工藝去年就已經成功投產，目前還處於產能爬坡階段，而他們的下一步目標就是3nm工藝，根據台積電的計劃，今年就有望進入風險生產階段，而2022年下半年就可實現批量生產。 來自Digitimes的報導，台積電CEO魏哲家在近日的財報電話會議上表示，台積電的N3工藝進展良好，與N5和N7的相同階段相比，現在N3在HPC與智慧型手機應用的客戶參與度要高得多。 台積電對N3工藝的資本支出目標定位250到280億美元，遠高於市場觀察家所預計的200到220億美元。魏哲家表示，由於技術的復雜性，台積電的資本支出強度依然很高，在EUV光刻機設備上的投入是資本支出增加的部分原因。但現在更高的支出可換來未來更好的增長，台積電已經把2025年的收入復合增長率目標提高到10%到15%。 在本次電話會議上他還透露，台積電的3D SoIC封裝技術將在2022年投入生產，該技術將首先用於HPC領域，預計這些後端服務的收入將會在未來幾年內以高於公司平均水平的速度增長，其實台積電近幾年都在推廣他們的3DFabric系列封裝，包括CoWoS和InFO 3D堆棧，以及用於3D異構集成的SoIC。 至於被問到台積電的支出增加是否為了滿足Intel的外包需求時，魏哲家表示他們不會對未定下來的客戶和訂單發表評論。 ...

台積電日前公布了2020年Q4季度財報，營收為3615.3億元新台幣，同比增長14.0%。淨利潤為1427.7億元新台幣，同比增長23.0%。 營收大漲的同時，台積電2021年的資本支出也創紀錄了，將從去年的170億美元大幅提升到250-280億美元，增幅遠超紀錄。 這麼大手筆投入主要是因為下一代工藝——3nm工藝太燒錢了，這些開支中的150億美元都是用於3nm工藝的，包括研發及建廠。 3nm節點的技術難度增大，對EUV光刻機及其他半導體設備的要求也高了，這些都是需要砸錢，1台EUV光刻機就要1億歐元以上了，3nm工藝全線都要用上EUV光刻工藝，而且層數從5nm工藝的14層提升到20層，每增加一層都是巨大的成本。 根據台積電之前的說法，3nm工藝相比5nm工藝可提升70%的晶體管密度，性能提升10-15%，功耗降低25-30%。 對於量產時間，台積電表示會在2022年下半年量產，但最近有傳聞稱三星及台積電的3nm工藝都遇到問題了，要延期，通常台積電會在Q3季度量產新工藝，因為要配合蘋果的秋季發布會。 作者：憲瑞來源：快科技

對於芯片代工龍頭，台積電正在加大自己的研發費用，從而獲得更領先的優勢。 據外媒報道稱，晶圓代工龍頭台積電2020年營收同比增長超過30%，創下歷史新高，同時資本開支170億美元，也創下歷史新高。 報道中還提到，台積電預計2021年隨着3nm產能建設，以及美國5nm工廠製造，資本開支將超過200億美元。 最新的調查中還顯示，在疫情導致對居家辦公和娛樂設備需求增加、5G智能手機大量推出、5G基站大規模建設等的推動下，全球芯片代工市場在2020年大幅增長，研究機構預計規模達到了846.52億美元，同比增長率高達23.7%。 對於2021年，研究機構預計全球芯片代工市場的規模仍將繼續增長，但同比增長率較2020年將明顯放緩。 之前有消息稱，台積電正在籌集更多的資金，為的是向ASML購買更多更先進製程的EUV光刻機，而這些都是為了新製程做准備。 據悉，台積電在材料上的研究，也讓1nm成為可能。台積電和交大聯手，開發出全球最薄、厚度只有0.7納米的超薄二維半導體材料絕緣體，可望藉此進一步開發出2納米甚至1納米的電晶體通道。 此外，台積電正為2nm之後的先進製程持續覓地，包含橋頭科、路竹科，均在台積電評估中長期投資設廠的考量之列。 作者：雪花來源：快科技

據《科創板日報》消息，中芯國際之成熟製程關鍵供應已獲許可證。此次獲得許可證的部分包括EDA、設備和材料等。 Digitimes 等媒體上周也曾報道稱，中芯國際已獲得美國成熟製程許可證。而有媒體就此向行業人士求證得知，該消息屬實。 近日有媒體報道指出，中芯國際已經從20nm工藝製程，一直攻克到了3nm工藝製程，唯一缺的就是EUV光刻機。有了EUV光刻機，中芯國際也能進行3nm芯片的量產。 12月16日，中芯國際突然傳出了梁孟松辭職的消息，梁孟松表示，自2017年11月擔任中芯國際聯席CEO至今已有三年多，幾乎從未休假，在其帶領的2000多位工程師的盡心竭力的努力下，完成了中芯國際從28nm到7nm工藝的五個世代的技術開發。 隨後中芯國際發布說明公告，確認公司已知悉梁孟松博士有條件辭任的意願。中芯方面表示，公司目前正積極與梁博士核實其真實辭任之意願，任何本公司最高管理層人事變動，以本公司發布公告為准。 12月31日晚，中芯國際突然宣布獨董叢京生即日起辭職，公司的董事會組成也因此發生了變化。隨後中芯國際又公布了董事會成員，值得注意的是此前鬧出離職風波的梁孟松依然是聯席CEO。 根據中芯國際發布的最新董事會名單，具體組成如下：董事長周子學、副董事長蔣尚義、聯席CEO趙海軍與梁孟松、首席財務官高永崗，非執行董事陳山枝、周傑、任凱、路軍、童國華，以及獨立非執行董事William Tudor Brown、劉遵義、范仁達、楊光磊。 值得一提的是，也有媒體給出的報道稱，中芯國際並沒有獲美國成熟工藝許可，至於具體來源並不清楚，只是援引稱是設備廠商的消息。 「目前我們只是可以幫中芯國際裝機和修理機器（零部件是中芯國際之前屯的可以幫他們更換），但是其他的設備和零部件的銷售和技術支持都還處於凍結狀態。只有裝機、修機的工程師可以和他們接觸之外，其他相關人員基本還是處於脫離接觸狀態。」某美系設設備廠商內部人士。 作者：雪花來源：快科技

日前有媒體報道稱，台積電已經成功開發了2nm工藝，而2nm工廠預計將落腳於新竹科學園區寶山園區，且台積電也持續積極布局2nm以下的先進製程，傳聞可能會在高雄設廠。至於2nm的進度，消息稱台積電將在2023年上半年進行風險生產，2024年開始批量生產。 不過，台積電對此消息回應稱，目前已投入2nm製程技術研發，不過，尚無具體量產時間。 台積電過去約每2年推進一個世代製程技術，今年下半年5nm製程大量生產，3nm預計2022 年下半年量產（資料顯示，台積電3nm工藝比5nm工藝的晶體管密度高70％，性能提高15％，功耗降低30％）。因此，外界推測，台積電2nm大約會在2025 年之前量產。 與此同時，根據台灣經濟部能源局公告顯示，2022年到2023年應備總供電容量增加近100萬千瓦，2024年到2025年進一步大增257.6萬千瓦。 由於台積電是台灣的用電大戶，從台灣供電容量的增加幅度來看，外界猜測，台積電2nm製程有望於2025 年前量產，與台灣用電負載激增時間吻合。 台積電：台灣最大的耗電大戶 根據世界能源署統計，2012年台灣人均年耗電量已經達到約10800千瓦時，超過日本、韓國，成為亞洲非產油國家和地區人均耗電量之最。而2014年中國的人均年耗電量才4740千瓦時，不到台灣2012年的一半。 不過以上數據可能與台灣公布數據存在一些出入。根據台電統計數據顯示，2012年民生用電售電量576.45億度，工業用電1176.48億度。截至2012年底，台灣人口約2331.58萬人。以此數據來估算，台灣的人均年耗電量約為7518度。 根據電公司統計的數據顯示，台灣2018年全年用電量達2191億度。而2018年底，台灣戶籍登記人口則為2358.9萬人。按照此數據來計算，2018年，台灣人均年耗電量已經超過了9288千萬時，遠超冰島等人均耗電量排名靠前的國家。 △根據美國中央情報局2016年的數據顯示，雖然中國電力產量居世界首位，但人均能源消耗量居世界第63位。而人均耗電量最多的國家則是冰島，達到了5777千瓦時。 台灣人均年耗電量如此之高的關鍵原因則是，台灣龐大的半導體產業消耗了大量的電能，導致台灣的人均年耗電量「被平均「了。 在台灣半導體廠商當中，台積電一直都是最大的用電大戶，幾年之前，台積電的用電量就占據了全台灣用電量的5%以上。 根據台積電企業社會責任報告書，2016年台積電用電量就已高達88.53 億度，較前2015年增加了11％。當時台積電僅在竹科的Fab耗電功率已經超過72萬千瓦。 2019年，包括台灣廠區、WaferTech、台積電（中國）、台積電（南京）、采鈺公司，台積電全球能源消耗量為143.3億度，比五年前增加了54.12億度，近五年每年平均年增長率12.5%。資料顯示，過去五年，全台灣增長的電量，其中1/3都被台積電給消耗了。 先進製程產線最為耗電：一台EUV光刻機，一天耗電3萬度？3nm工廠年耗電量將達70億度 台積電造的每一顆芯片需要經過數千道工序才能完工，而這其中需要利用大量的半導體設備，並一直維持恆溫、高壓等各種復雜環境，這一切都需要電，造的芯片越多、製程越先進，用的電就越多。 數據顯示，先進製程機台用電量占台積電公司能源使用50%以上，同時考慮先進製程機台數量逐年增加，台積電對於電能的消耗將進一步快速增長。 由於7nm以下的先進工藝製程必須要使用EUV光刻機，而EUV光刻機的大量使用將會對台灣的供電能力提出巨大挑戰。 SK 海力士此前曾表示，「EUV 的能源轉換效率（wall plug efficiency）只有 0.02% 左右。」而造成轉換率低的一大原因是，極紫外光本身的損耗過大。 「極紫外光物理特性與一般常見的紫外光差異極大。這種光非常容易被吸收，連空氣都不透光，所以整個生產環境必須抽成真空；同時，也無法以玻璃透鏡折射，必須以硅與鉬製成的特殊鍍膜反射鏡，來修正光的前進方向，而且每一次反射仍會損失 3 成能量，但一台 EUV 機台得經過十幾面反射鏡，將光從光源一路導到晶圓，最後大概只能剩下不到 2% 的光線。「這也是 EUV 機台如此耗電的主因之一。 如果按照前面的EUV能源轉換效率只有0.02% 來計算，目前先進的能輸出 250 瓦功率的 EUV的機台，需要輸入0.125萬千瓦的電力才能達到，這個耗電量是傳統氬氟雷射的 10...

台積電在新工藝方面真是猶如一頭猛獸，無可阻擋(當然取消優惠也攔不住)，今年已經量產5nm工藝，而 今天，台積電又宣布，將會在2023年推出3nm工藝的增強版，命名為「3nm Plus「，首發客戶是蘋果。 如果蘋果繼續一年一代芯片，那麼到2023年使用3nm Plus工藝的，將會是「A17」。 台積電沒有透露3nm Plus相比於3nm有何變化，但是顯然會有更高的晶體管密度、更低的功耗、更高的運行頻率。 按照台積電的說法，3nm工藝相比於5nm可帶來最多70％的晶體管密度增加，或者最多15％的性能提升，或者最多30％的功耗降低。 此外，，預計有望在2023年下半年進行風險性試產，2024年投入量產，同時繼續挺進1nm工藝。 台積電在3nm工藝上將延續FinFET(鰭式場效應晶體管)，2nm上則會首次引入全新的MBCFET(多橋通道場效應晶體管)，也就是納米片(nanosheet)，可視為從二維到三維的跨越，能夠大大改進電路控制，降低漏電率。 作者：上方文Q來源：快科技

來自的消息，該校周鵬團隊針對具有重大需求的3-5納米節點晶體管技術，驗證了雙層溝道厚度分別為0.6 /1.2納米的圍柵多橋溝道晶體管（GAA，Gate All Around），實現了高驅動電流和低泄漏電流的融合統一，為高性能低功耗電子器件的發展提供了新的技術途徑。 據悉，相關成果已經在第66屆IEDM國際電子器件大會上在線發表。 報道提到，工藝製程提升到5nm節點以下後，傳統晶體管微縮提升性能難以為繼，需要做重大革新。於是GAA晶體管乘勢而起，它可實現更好的柵控能力和漏電控制。 此番周鵬團隊設計並制備出超薄圍柵雙橋溝道晶體管，驅動電流與普通MoS2晶體管相比提升超過400%，室溫下可達到理想的亞閾值擺幅（60mV/dec），漏電流降低了兩個數量級。 據悉，GAA晶體管也被譯作「環繞柵極晶體管」，取代的是華人教授胡正明團隊研製的FinFET（鰭式場效應晶體管）。按照目前掌握的資料，三星打算從2022年投產的第一代3nm就引入GAA晶體管，台積電略保守，3nm仍是FinFET，2nm開始啟用GAA。 另外，中芯國際梁孟松日前也披露，該公司的5nm和3nm的最關鍵、也是最艱巨的8大項技術也已經有序展開， 只待EUV光刻機的到來，就可以進入全面開發階段。 雙橋溝道晶體管示意圖及其性能圖作者：萬南來源：快科技

在率先量產7nm、5nm工藝之後，台積電的3nm工藝越來越近了，11月25日台積電在台南科學工業園舉行了竣工儀式，基礎設施建設已經完成。 建設一座先進的晶圓廠不僅需要幾十億美元的投資，建設時間也要2-3年甚至更長，台積電的3nm工廠去年開工建設，一年多時間完成了廠房建設，台積電高層日前也參加了竣工典禮。 不過廠房竣工還只是3nm量產的第一步，後續還有更重要的過程——設備安裝、調試以及試產、爬坡，半導體工藝生產涉及上千道工序，所需的設備復雜，安裝調試差不多還要一年時間。 根據台積電的說法，3nm工藝會在2021年下半年開始小量試產，2022年才會規模量產，不出意外的話，蘋果的A16處理器會是3nm首發。 與5nm工藝相比，台積電3nm的晶體管密度提升70%，性能提升15%或者功耗降低30%，同時繼續使用FinFET工藝，技術成熟度更高。 作者：憲瑞來源：快科技

在半導體晶圓代工上，台積電一家獨大，從10nm之後開始遙遙領先，然而三星的追趕一刻也沒放鬆，今年三星也量產了5nm EUV工藝。三星計劃在2年內追上台積電，2022年將量產3nm工藝。 從2019年開始，三星啟動了一個「半導體2030計劃」，希望在2030年之前投資133萬億韓元，約合1160億美元稱為全球最大的半導體公司，其中先進邏輯工藝是重點之一，目標就是要追趕上台積電。 在最近的幾代工藝上，三星的量產進度都落後於台積電，包括10nm、7nm及5nm，不過5nm算是縮短了差距，今年也量產了，此前也獲得了高通、NVIDIA、IBM等客戶的8nm、7nm訂單。 但三星追趕台積電的關鍵是在下一代的3nm上，因為這一代工藝上三星押注了GAA環繞柵極晶體管，是全球第一家導入GAA工藝以取代FinFET工藝的，而台積電比較保守，3nm還是用FinFET，2nm上才會使用GAA工藝。 最新消息稱，三星半導體業務部門的高管日前透露說，三星計劃在2022年量產3nm工藝，而台積電的計劃是2022年下半年量產3nm工藝，如此一來三星兩年後就要趕超台積電了。 值得一提的是，台積電也似乎感受到了三星的壓力，，現在研發順利，2023年下半年就准確試產了。 作者：憲瑞來源：快科技

台積電是第一家將EUV（極紫外）光刻工藝商用到晶圓代工的企業，目前投產的工藝包括N7+、N6和N5三代。 其中N7+即第二代7nm，EUV總計4層。即便如此，這也相較於多重曝光也節省了時間，提高了芯片的生產效率。 不過，迭代到5nm後，EUV的層數達到了14層，包括但不限於觸點、過孔以及關鍵金屬層等過程。 而最快2022年投產的3nm，為了實現15%的性能提升、30%的功耗下降以及70%的密度增加，ASML（阿斯麥）透露，EUV將超過20層，也就是鰭片和柵極都要引入EUV切割掩模。 阿斯麥CEO Peter Wennink表示，EUV層數增加有很多好處，比如只需要單重曝光而不是DUV設備的多重曝光，對DRAM芯片同樣如此。 為此，台積電將需要確保EUV光刻機的安裝數量，但他們顯得非常有信心。 - THE END - 轉載請註明出處：快科技 #台積電#3nm#阿斯麥#光刻機 責任編輯：萬南作者：萬南來源：快科技

在先進半導體工藝上，台積電已經一騎絕塵了，其他人望不到尾燈了，今年量產了5nm，明年就輪到3nm了。 在昨天的說法會上，台積電公布了先進工藝的最新進展，5nm工藝已經量產，良率很好，同時還在提升EUV工藝的效率及性能。 5nm工藝今年有華為麒麟9000及蘋果A14兩個客戶，後續還會增加，預計今年貢獻8%的收入，明年會增加的雙位數以上。 5nm之後還會有4nm工藝，不過4nm只是5nm工藝的改進版，完全兼容，進一步提升性能、能效及密度，2021年Q4季度投產，2022年規模量產。 在之後就是3nm節點了，這將是台積電另外一個長期存在的高性能節點。 與5nm工藝相比，3nm的晶體管密度提升70%，性能提升15%或者功耗降低30%，同時繼續使用FinFET工藝，技術成熟度更高。 至於3nm的生產時間，台積電表示會在2021年開始量產，並最終在2022年下半年實現規模量產。 從台積電的表態來看，3nm節點的進展很順利，量產時間要比之前的傳聞還要早一些。 - THE END - 轉載請註明出處：快科技 #CPU處理器#台積電#3nm 責任主編：憲瑞作者：憲瑞來源：快科技

9月28日消息，據國外媒體報道，在此前的報道中，外媒曾提到，考慮由其他廠商代工芯片的英特爾，已經將2021年18萬片晶圓GPU的代工訂單交給了台積電，將採用後者的6nm工藝。 而外媒最新的報道顯示，除了18萬片晶圓GPU的代工訂單，台積電尚未投產的3nm工藝，也有望獲得英特爾的訂單。 外媒在報道中表示，台積電的3nm工藝准備了4波產能，首波產能中的大部分將留給大客戶蘋果，後3波產能也將被眾多廠商預訂，其中就包括英特爾。 產能預訂者中將有英特爾，也就意味着在外媒看來，台積電的3nm工藝，將獲得英特爾的訂單。不過，外媒在報道中，並未披露台積電3nm工藝的哪一波產能，將被英特爾預訂。 英特爾的芯片目前由他們自己生產，在7月23日的二季度財報分析師電話會議上，英特爾CEO羅伯特·斯旺透露他們考慮由其他廠商代工芯片，如果需要用到其他廠商的製程工藝，他們也准備那麼做，採用其他廠商的工藝技術，他們會有更多的選擇也會更靈活，在工藝落後的情況下，他們可以嘗試其他的選擇，而不是全部由他們自己製造。 在英特爾考慮將芯片交由其他廠商代工的消息出現後不久，外媒就報道他們將18萬片晶圓GPU的訂單交給了台積電。 台積電的3nm工藝，目前還處在研發中，尚未投產，但研發在按計劃推進，他們計劃在2021年風險試產，2022年下半年大規模投產。來源：快科技

9月25日消息，據國外媒體報道，在芯片製程工藝方面走在行業前列的台積電，正在研發更先進的3nm和2nm工藝，其中3nm計劃在2021年風險試產，2022年下半年大規模投產。 在明年就將風險試產的情況下，外界也比較關注台積電3nm工藝投產之後的產能狀況。 知情人士透露，台積電目前正在按計劃推進3nm工藝在2022年下半年大規模投產，設定的產能是每月5.5萬片晶圓。 但知情人士也透露，5.5萬片是投產初期的月產能，隨後就將逐步提升，2023年的月產能將提升到10萬片晶圓。 在最近兩個季度的財報分析師電話會議上，台積電CEO魏哲家都有談及3nm工藝，但兩次透露的都是量產時間及性能提升方面的消息，並未公布3nm工藝將在那一座工廠投產。 在8月份的台積電2020年全球技術論壇期間，他們也未透露3nm工藝方面的更多消息，因而目前還不清楚台積電將在哪一座工廠或哪些工廠，利用3nm工藝為相關的客戶代工芯片。來源：快科技