據eeNewEurope報導，英特爾和台積電（TSMC）即將在IEDM 2023上公布下一代CFET電晶體的進展情況。未來堆疊式CFET架構將取代GAA（Gate-All-Round），成為新一代電晶體設計。
CFET電晶體將n和p兩種MOS器件相互堆疊在一起，需要使用高精度和高功率的High-NA EUV光刻機來製造。其概念最初由IMEC研究所於2018年提出，雖然早期探索研究主要集中在學術界，不過英特爾和台積電已經冒險進入該領域，積極展開下一代電晶體架構的研究。
目前英特爾已建立了一個單片式3D CFET，將三條n-FET納米片分布覆蓋在三條p-FET納米片之上，並保持30nm的垂直間隙。英特爾將報告取名為「採用電源通孔和直接背面組件觸點60nm閘極間距的堆棧式CMOS逆變器演示」，描述了在60nm閘極間距上使用CFET的功能逆變器測試電路。該設計還採用垂直分層雙電源漏外延和雙金屬閘極堆棧，並結合了英特爾的PowerVia背面供電技術。
台積電將討論其實際操作CFET的方法，這是為製造邏輯晶片而量身定製的，具有48nm柵極間距。台積電的設計強調了層狀n型納米片電晶體置於p型電晶體之上，使其具有跨越六個數量級的開/關電流比。台積電已經證明了其設計的耐用性，90%以上的電晶體成功經受住了測試。不過台積電也承認，要充分利用CFET技術的能力，還有更多的功能需要吸收，目前正在進行的工作是實現這一目標的關鍵一步。
CFET技術為電晶體設計帶來了明顯的轉變，其允許垂直堆棧兩個電晶體安裝在一個電晶體的面積內，可進一步提升晶片上電晶體的密度。這種設計不僅為提高空間使用提供解決方案，而且還促進了更精簡的CMOS邏輯電路布局，有利於提高設計效率。CFET的既有結構可以減少寄生效應，從而為提高性能和功率效率創造了可能。此外，還能與背面供電等新技術相結合，可簡化製程技術的復雜性。
來源：超能網
